[发明专利]针对仲裁器PUF的可靠性自检电路与可靠性增强方法

权利要求书

1.一种针对仲裁器PUF的可靠性自检电路，包括与外部电路相连的仲裁器PUF电路，所述仲裁器PUF电路包括判决产生0/1响应的仲裁器模块(1)及与均与所述仲裁器模块(1)连接的第一延迟链(2)和第二延迟链(3)，所述第一延迟链(2)和第二延迟链(3)均通过N个开关延迟模块(4)级联形成，所述仲裁器模块(1)的输出端连有可靠性标志产生模块(5)，其特征在于：在所述仲裁器PUF电路内部嵌入自测试模块(6)和产生控制信号控制所述仲裁器PUF电路工作的控制逻辑产生模块，所述自测试模块(6)包括第一二选二多路选择器(7)、第二二选二多路选择器(8)、第一二选一多路选择器(9)和第二二选一多路选择器(10)，所述第一二选二多路选择器(7)的两个输入端分别与所述第一延迟链(2)和第二延迟链(3)相连，所述第一二选二多路选择器(7)的两个输出端分别与所述第二二选二多路选择器(8)的两个输入端相连，所述第一二选一多路选择器(9)的两个输入端分别与所述第一延迟链(2)和所述第二二选二多路选择器(8)的一个输出端相连，所述第二二选一多路选择器(10)的两个输入端分别与所述第二延迟链(3)和所述第二二选二多路选择器(8)的另一个输出端相连，所述第一二选一多路选择器(9)和第二二选一多路选择器(10)的输出端均与所述仲裁器模块(1)的输入端相连，所述第一二选二多路选择器(7)与第二二选二多路选择器(8)之间的一条连接链上设有附加延迟单元(11)。

2.根据权利要求1所述针对仲裁器PUF的可靠性自检电路，其特征在于：所述可靠性标志产生模块(5)包括输出响应寄存器(12)、可靠性标志寄存器(13)、第一一路至二路数据分配器(14)、第二一路至二路数据分配器(15)、同或逻辑模块(16)和第三二选一多路选择器(17)，所述仲裁器模块(1)与所述第一一路至二路数据分配器(14)的输入端相连，所述第一一路至二路数据分配器(14)的一个输出端与所述输出响应寄存器(12)相连，另一个输出端与所述第二一路至二路数据分配器(15)的输入端相连，所述第二一路至二路数据分配器(15)的一个输出端与所述第三二选一多路选择器(17)的一个输入端相连，所述第二一路至二路数据分配器(15)的另一个输出端与所述可靠性标志寄存器(13)的输出端经过所述同或逻辑模块(16)与所述第三二选一多路选择器(17)的另一个输入端相连，所述第三二选一多路选择器(17)的输出端与所述可靠性标志寄存器(13)相连。

3.一种权利要求2所述针对仲裁器PUF的可靠性自检电路的可靠性增强方法，其特征在于：包括如下步骤：

A)外部电路输入激励信号C_i，所述控制逻辑产生模块产生相应控制信号，其中所述第一二选二多路选择器(7)和第二二选二多路选择器(8)对应控制信号K，所述第一二选一多路选择器(9)和第二二选一多路选择器(10)对应控制信号S；

B)使S＝0，所述第一二选一多路选择器(7)与所述第一延迟链(2)的链接连通，所述第二二选一多路选择器(8)与所述第二延迟链(3)的链接连通，所述附加延迟单元(11)不接入所述第一延迟链(2)或第二延迟链(3)中，所述仲裁器PUF电路处于正常工作模式，所述仲裁器模块(1)对所述第一延迟链(2)和第二延迟链(3)的延迟信息进行仲裁，产生响应R_i，此时所述可靠性标志产生模块(5)内部的所述第一一路至二路数据分配器(14)接通与所述输出响应寄存器(12)相连的输出端，所述响应R_i存储在所述输出响应寄存器(12)内；

C)使S＝1且K＝1，所述第一二选一多路选择器(9)与所述第二二选二多路选择器(8)一个输出端的链接连通，所述第二二选一多路选择器(10)与所述第二二选二多路选择器(8)另一个输出端的链接连通，所述第一二选二多路选择器(7)和第二二选二多路选择器(8)内部均平行连接，所述附加延迟单元(11)接入到所述第一延迟链(2)和第二延迟链(3)的其中一条上，所述仲裁器PUF电路进入测试模式，所述仲裁器模块(1)对所述第一延迟链(2)和第二延迟链(3)的延迟信息进行仲裁之后产生测试输出T_i1，此时所述可靠性标志产生模块(5)内部的所述第一一路至二路数据分配器(14)接通与所述第二一路至二路数据分配器(15)相连的输出端，所述第二一路至二路数据分配器(15)接通与所述第三二选一多路选择器(17)相连的输出端，所述第三二选一多路选择器(17)接通与所述可靠性标志寄存器(13)相连的输入端，将所述测试输出T_i1存储在所述可靠性标志寄存器(13)内；

D)使S＝1且K＝0，所述第一二选一多路选择器(9)与所述第二二选二多路选择器(8)一个输出端的链接连通，所述第二二选一多路选择器(10)与所述第二二选二多路选择器(8)另一个输出端的链接连通，所述第一二选二多路选择器(7)和第二二选二多路选择器(8)内部均交叉连接，所述附加延迟单元(11)接入到所述第一延迟链(2)和第二延迟链(3)的另一条上，所述仲裁器PUF电路仍处于测试模式，所述仲裁器模块(1)对所述第一延迟链(2)和第二延迟链(3)的延迟信息进行仲裁之后产生测试输出T_i2，此时所述可靠性标志产生模块(5)内部的所述第一一路至二路数据分配器(14)接通与所述第二一路至二路数据分配器(15)相连的输出端，所述第二一路至二路数据分配器(15)接通与所述同或逻辑模块(16)相连的输出端，所述第三二选一多路选择器(17)选择与所述同或逻辑模块(16)相连的输入端，所述测试输出T_i2与所述可靠性标志寄存器(13)在所述步骤C)中储存的T_i1同或之后产生可靠性标志信号RV_i并存储在所述可靠性标志寄存器(13)内；

E)所述外部电路读取所述步骤B)中的响应R_i和对应的所述步骤D)中的可靠性标志信号RV_i；

F)所述外部电路改变激励信号为C_i+1，重复所述步骤A)～步骤E)，读取相应的响应R_i+1和可靠性标志信号RV_i+1；

G)不断改变激励信号，重复所述步骤F)，取得激励信号C、响应R和可靠性标志信号RV的集合(C，R，RV)，所述外部电路即可提取可靠性标志信号RV为1的响应R构建密钥，丢弃可靠性标志信号RV为0的响应R。