[发明专利]针对仲裁器PUF的可靠性自检电路与可靠性增强方法

说明书

本发明涉及电路设计与信息安全领域，公开了一种针对仲裁器PUF的可靠性自检电路，包括仲裁器PUF电路，仲裁器PUF电路包括仲裁器模块、两个延迟链、可靠性标志产生模块、自测试模块和控制逻辑产生模块，自测试模块包括两个二选二多路选择器、两个二选一多路选择器和附加延迟单元。本发明还公开了基于位自检技术的仲裁器PUF可靠性增强电路的增强方法。本发明针对仲裁器PUF的可靠性自检电路的可靠性增强方法，使仲裁器PUF输出的比特错误率达到10^‑9以下，并且具有良好的唯一性和偏置特性，能够直接应用于密钥产生而不需再采用任何纠错模块。

技术领域

本发明涉及电路设计与信息安全领域，具体涉及一种针对仲裁器PUF的可靠性自检电路与可靠性增强方法。

背景技术

嵌入式系统内部普遍采用了各种密码算法来对数据进行加密保护和安全认证，而密钥的安全尤为重要。然而，由于密钥一般存储于非易失性存储器中，攻击者可以采用物理探测直接获取存储器中的密钥，极大的威胁到了整个信息系统的安全。因此，现在一般采取一种有效的防护方式，即物理不可克隆函数(PUF)来产生与存储密钥，利用其不可克隆的特性来防止密钥被窃取。

对此，研究人员提出了各种PUF电路结构，包括基于仲裁器的PUF电路、基于环路振荡器的PUF电路、基于开关电容的PUF电路等。然而，由于密码算法中的密钥必须是极为可靠、稳定且分布均匀的，而PUF电路由于其特殊构造，输出不可避免会受到环境因素的影响(温度、电压等)，因此，包括仲裁器PUF在内的现有PUF均无法直接用作密钥产生，后续需要采用各种纠错机制来从PUF噪声数据中提取稳定密钥，例如采用模糊提取器、索引校正子技术或者模式匹配等。然而，采用纠错机制会带来一些明显的问题：

1)纠错过程需要很大的执行开销，给资源受限的嵌入式系统带来极大负担；

2)纠错技术需要产生一种公开的辅助信息来恢复原始密钥，但辅助信息会泄露密钥的部分信息；

3)PUF的输出响应需要直接输入到纠错模块，由于纠错模块与PUF模块往往是分离的，这为物理探测攻击提供了可能。

因此，仲裁器PUF虽然是一种常见的PUF电路，具有广泛的应用前景，但现有的针对仲裁器PUF的可靠性增强机制均只能在一定程度上增加PUF输出的可靠性，后续仍然需要采用纠错技术来提取稳定密钥。

发明内容

本发明的目的就是针对上述技术的不足，提供一种针对仲裁器PUF的可靠性自检电路与可靠性增强方法，使仲裁器PUF输出的比特错误率达到10^-9以下，并且具有良好的唯一性和偏置特性，能够直接应用于密钥产生而不需再采用任何纠错模块。

为实现上述目的，本发明所设计的针对仲裁器PUF的可靠性自检电路，包括与外部电路相连的仲裁器PUF电路，所述仲裁器PUF电路包括判决产生0/1响应的仲裁器模块及与均与所述仲裁器模块连接的第一延迟链和第二延迟链，所述第一延迟链和第二延迟链均通过N个开关延迟模块级联形成，所述仲裁器模块的输出端连有可靠性标志产生模块，其特征在于：在所述仲裁器PUF电路内部嵌入自测试模块和产生控制信号控制所述仲裁器PUF电路工作的控制逻辑产生模块，所述自测试模块包括第一二选二多路选择器、第二二选二多路选择器、第一二选一多路选择器和第二二选一多路选择器，所述第一二选二多路选择器的两个输入端分别与所述第一延迟链和第二延迟链相连，所述第一二选二多路选择器的两个输出端分别与所述第二二选二多路选择器的两个输入端相连，所述第一二选一多路选择器的两个输入端分别与所述第一延迟链和所述第二二选二多路选择器的一个输出端相连，所述第二二选一多路选择器的两个输入端分别与所述第二延迟链和所述第二二选二多路选择器的另一个输出端相连，所述第一二选一多路选择器和第二二选一多路选择器的输出端均与所述仲裁器模块的输入端相连，所述第一二选二多路选择器与第二二选二多路选择器之间的一条连接链上设有附加延迟单元。