[发明专利]使用自下而上氧化途径的具有削减沟道结构的栅极全环绕式集成电路结构

说明书

描述了具有去填充沟道结构的栅极全环绕式集成电路结构，以及使用自下而上氧化途径制备具有去填充沟道结构的栅极全环绕式集成电路结构的方法。例如，集成电路结构包括衬底上方的纳米线竖直布置。纳米线竖直布置具有在一个或多个氧化纳米线上方的一个或多个有源纳米线。栅极堆叠在纳米线竖直布置之上，并环绕一个或多个氧化纳米线。

技术领域

本公开的实施例处于集成电路结构和处理，且特别地是具有削减（depopulate）沟道结构的栅极全环绕式集成电路结构，以及制备具有削减沟道结构的栅极全环绕式集成电路结构的方法的领域。

背景技术

在过去的几十年里，集成电路中特征的缩放已成为日益增长的半导体工业背后的驱动力。缩放到越来越小的特征能够实现功能单元在半导体芯片的有限基板面（realestate）上的增大的密度。例如，使晶体管大小缩小允许将增大数量的存储器或逻辑装置结合到芯片上，导致制备带有增大的容量的产品。然而，对于越来越大容量的驱动并非没有问题。使每个装置的性能优化的必要性变得越来越显著。

在集成电路器件的制造中，随着器件尺寸不断缩小，多栅极晶体管（诸如，三栅极晶体管）已变得更普遍。在常规工艺中，三栅极晶体管一般在体硅衬底或绝缘体上硅衬底上制备。在一些实例中，由于体硅衬底成本较低，并且由于体硅衬底能够实现不那么复杂的三栅极制备工艺，因而体硅衬底是优选的。在另一方面，随着微电子器件尺寸缩小到低于10纳米（nm）节点，维持移动性改进和短沟道控制提供器件制备中的挑战。用于制备器件的纳米线提供改进的短沟道控制。

然而，使多栅极和纳米线晶体管缩小并非没有结果。随着微电子电路系统的这些基本构建块的尺寸减小，并且随着在给定区域中制备的基本构建块的绝对数量增大，对用于使这些构建块图案化的光刻工艺的约束已变得势不可挡。特别地，在半导体堆叠中被图案化的特征的最小尺寸（临界尺寸）与此类特征之间的间隔之间可能存在权衡。

附图说明

图1图示表示具有削减沟道结构的栅极全环绕式集成电路结构的横截面视图。

图2图示表示具有削减沟道结构的另一栅极全环绕式集成电路结构的横截面视图。

图3图示表示根据本公开的实施例的制备具有削减沟道结构的栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。

图4A-4J图示根据本公开的实施例的制备栅极全环绕式集成电路结构的方法中的各种操作的横截面视图。

图5图示根据本公开的实施例的如沿着栅极线取得的非平面式集成电路结构的横截面视图。

图6图示根据本公开的实施例的针对非端帽架构（左手边（a））相对自对准栅极端帽（SAGE）架构（右手边（b）），穿过纳米线和鳍取得的横截面视图。

图7图示表示根据本公开的实施例的制备带有栅极全环绕式器件的自对准栅极端帽（SAGE）结构的方法中的各种操作的横截面视图。

图8A图示根据本公开的实施例的基于纳米线的集成电路结构的三维横截面视图。

图8B图示根据本公开的实施例的如沿着a-a’轴取得的图8A的基于纳米线的集成电路结构的横截面源极或漏极视图。

图8C图示根据本公开的实施例的如沿着b-b’轴取得的图8A的基于纳米线的集成电路结构的横截面沟道视图。

图9A-9E图示表示根据本公开的实施例的制备鳍/纳米线结构的纳米线部分的方法中的各种操作的三维横截面视图。

图10图示根据本公开的实施例的一个实现的计算装置。

图11图示包括本公开的一个或多个实施例的插入器（interposer）。

具体实施方式