[发明专利]一种碳化硅高压MOS器件及其制造方法

说明书

本发明提供一种碳化硅高压MOS器件及其制造方法，包括：N+型碳化硅衬底；第一外延层、第二外延层、沟槽栅结构、源电极、漏电极。本发明所提出的碳化硅高压MOS器件及其制备方法能使器件的耗尽区变宽，该器件可以承受更高的击穿电压，同时具有更小漏电流。本发明将栅氧化层设置为纵向，嵌入到碳化硅体内。导通时，电流纵向流动，电流路径更短，因此导通电阻更低，电流能力更强。另一方面，同时也可以节省器件面积，提高单位面积内的器件个数，降低了生产成本。

技术领域

本发明属于半导体芯片制造工艺技术领域，具体涉及一种碳化硅高压MOS器件及其制造方法。

背景技术

第三代宽禁带半导体材料碳化硅(SiC)具有不同于传统硅半导体材料的诸多特点，其能带间隙为硅的2.8倍,达到3.09电子伏特。碳化硅的绝缘击穿场强为硅的5.3倍,高达3.2MV/cm，因此在高压功率器件领域，碳化硅器件可以使用相对于传统硅材料更薄的外延层，来到达传统硅器件相同的耐压水平，同时拥有更低的导通电阻。碳化硅功率器件的正反向特性随温度和时间的变化很小，因此可靠性更佳。碳化硅器件具有很好的反向恢复特性，反向恢复时间段、电流小，开关损耗小，可以降低整个系统的功耗。碳化硅的导热率是硅的3.3倍,为49W/(m·K)，因此，采用碳化硅材料制造半导体器件与采用硅作为材料的半导体器件相比，其在高温环境下使用时的特性更佳。

MOS器件主要应用终端有电机调速、逆变器、不间熠电源、开关电源、电子开关、汽车电器和电子镇流器等。随着应用端需求的提高，对MOS器件的性能也提出了更高的要求，既要求更高的击穿电压和更小的漏电，又要求有更低的导通电阻，现有碳化硅MOS技术在高电压环境下，比如1200V，3300V时仍然存在漏电较大或导通电阻偏大的缺点。

现有技术中制备的SiC MOS器件经常存在以下问题：

1.现有技术在进行离子注入时注入深度不足。因此导致注入离子的激活率非常低，注入效率低。

2.现有技术中在选择离子注入区域时往往选择器件左右两端的位置，而这种选取方式无法使得注入离子和外延层形成较强的反偏，因而器件所能承受的击穿电压较小，同时增加了器件的漏电流。

3.现有技术中在设置栅氧化层的过程中往往采用横向设置的方式，此种设置方式会增长电流流通路径，从而使得导通电阻更大。

发明内容

为解决碳化硅MOS器件的漏电较大或导通电阻偏大的缺点，本发明在N-外延层上设置了多个P-离子注入区。同时，多个P-离子注入区采用间隔并列排列的方式使得P-区与N-区形成宽耗尽区。从而使得该区域能承受更高的击穿电压，同时具有更小漏电流。本发明的栅氧化层采用纵向设置的方式，从而降低了导通电阻。

根据本发明的一个方面，一种碳化硅高压MOS器件，自下而上依次包括：漏极金属；N+型碳化硅衬底；第一外延层3，该外延层为生长在所述N+型碳化硅衬底上表面的N-外延层，该外延层包括水平方向上平行间隔排列的至少六个P-区，所述P-区由所述第一外延层上表面向下刻蚀生成并包括第一离子；第二外延层，该外延层为生长在所述第一外延层的上表面的P-外延层，所述第二外延层上表面水平方向上左右两端相对外侧设置有N+区，所述N+区由所述第二外延层上表面向下刻蚀生成并包括有第二离子；所述第二外延层上表面中央位置设置有P+区，所述P+区由所述第二外延层上表面向下刻蚀生成包括第三离子；源极金属，所述源极金属设置在所述第二外延层上表面中心区域，所述源极金属与所述N+区和所述P+区接触；所述器件还包括设置在所述第二外延层上表面的左右两端的所述N+区外侧的槽，所述槽贯穿于所述P-外延层并延伸至所述N-外延层但不与所述N+型碳化硅衬底接触；所述槽内壁以及外表面设有栅氧化层，所述槽内设有栅极低阻淀积物；所述槽顶端自下而上依次设有栅氧化层、栅极低阻淀积物、栅极金属。

优选地，所述碳化硅衬底所用碳化硅单晶体材料可以是2H-SiC单晶体、4H-SiC单晶体、6H-SiC单晶体或者3C-SiC单晶体的其中一种，其电阻率为0.0005-0.002Ω*CM。