[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶面和侧壁、以及所述衬底表面形成牺牲层；对所述牺牲层进行氧化处理，使所述牺牲层转化成氧化层。本发明实施例通过形成所述牺牲层，因此在形成所述氧化层的步骤中，对所述牺牲层进行氧化处理，消耗所述牺牲层的材料形成所述氧化层，从而有利于防止对所述鳍部产生消耗、减小所述鳍部的损失，进而有利于对鳍部的尺寸进行精确控制，使鳍部的尺寸满足工艺要求。

技术领域

本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极结构对沟道的控制能力随之变差，栅极电压夹断(Pinch off)沟道的难度也越来越大，使得亚阈值漏电(Subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了减小短沟道效应的影响，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。

发明内容

本发明实施例解决的问题是提供一种半导体结构及其形成方法，减小鳍部的损耗。

为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底以及凸出于所述衬底的鳍部；在所述鳍部的顶面和侧壁、以及所述衬底表面形成牺牲层；对所述牺牲层进行氧化处理，使所述牺牲层转化成氧化层。

可选的，提供基底后，在形成所述牺牲层之前，所述半导体结构的形成方法还包括：在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层；形成所述牺牲层的步骤中，所述牺牲层形成在所述缓冲层上；形成所述氧化层后，所述氧化层和所述缓冲层用于构成栅氧化层。

可选的，其特征在于，采用原子层沉积工艺，在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层。

可选的，采用等离子体增强原子层沉积工艺，在所述鳍部的顶面和侧壁、以及所述衬底表面形成缓冲层。

可选的，所述等离子体增强原子层沉积工艺采用的输出功率为0～200W。

可选的，形成所述缓冲层的步骤中，所述缓冲层的厚度为

可选的，形成所述缓冲层的步骤中，所述缓冲层的材料包括氧化硅。

可选的，所述氧化层与所述缓冲层的材料相同。

可选的，在形成所述缓冲层后，形成所述牺牲层之前，所述半导体结构的形成方法还包括：在含氧气体氛围中，对所述缓冲层进行等离子体处理，适于提高所述缓冲层的致密度。

可选的，在形成所述缓冲层后，形成所述牺牲层之前，所述半导体结构的形成方法还包括：对所述缓冲层进行微波处理，适于提高所述缓冲层的致密度。

可选的，所述等离子体处理采用的输出功率为0～100W。

可选的，采用炉管工艺，形成所述牺牲层。

可选的，所述炉管工艺的温度为300～400℃。

可选的，采用热氧化工艺，对所述牺牲层进行氧化处理。