[发明专利]半导体存储器装置

说明书

本技术包括半导体存储器装置。半导体存储器装置包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，每个导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在每个导电图案和第一沟道图案之间的第一存储器图案；以及设置在每个导电图案和第二沟道图案之间的第二存储器图案。

技术领域

本公开涉及半导体存储器装置，更具体地，涉及三维半导体存储器装置。

背景技术

半导体存储器装置可以包括能够存储数据的多个存储器单元。为了提高半导体存储器装置的集成度，已经提出了其中存储器单元以三维布置在基板上的三维存储器装置。

发明内容

根据本公开的实施方式的半导体存储器装置可以包括：各自在垂直方向上延伸并且彼此面对的第一沟道图案和第二沟道图案；形成在第一沟道图案和第二沟道图案之间并在垂直方向上延伸的沟道分隔图案；包括导电图案的层叠物，各导电图案围绕第一沟道图案、第二沟道图案和沟道分隔图案并且在垂直方向上彼此间隔开地层叠；设置在导电图案中的每个和第一沟道图案之间的第一存储器图案；以及设置在导电图案中的每个和第二沟道图案之间的第二存储器图案。

根据本公开的实施方式的半导体存储器装置可以包括：在第一方向和不与第一方向平行的第二方向上延伸的单元栅电极；穿过单元栅电极的孔；形成在孔的一个侧壁上的第一沟道图案；形成在孔的另一侧壁上并与第一沟道图案间隔开的第二沟道图案，设置在单元栅电极和第一沟道图案之间的第一存储器图案以及设置在单元栅电极和第二沟道图案之间的第二存储器图案。

作为实施方式，半导体存储器装置还可以包括：连接至第一沟道图案的一端的第一位线；以及连接至第二沟道图案的一端并且与第一位线间隔开的第二位线。

作为实施方式，半导体存储器装置还可以包括：共同连接至第一沟道图案的一端和第二沟道图案的一端的位线；设置在单元栅电极和位线之间的第一选择栅电极；以及设置在单元栅电极和位线之间并且与第一选择栅电极平行的第二选择栅电极；以及设置在第一选择栅电极和第二选择栅电极之间并且与单元栅电极交叠的上分隔结构。第一沟道图案可以延伸以穿过第一选择栅电极，并且第二沟道图案可以延伸以穿过第二选择栅电极。

作为实施方式，半导体存储器装置还可以包括：共同连接至第一沟道图案的一端和第二沟道图案的一端的位线；设置在单元栅电极和位线之间的下选择栅电极；以及设置在下选择栅电极和位线之间的上选择栅电极。第一沟道图案和第二沟道图案可以延伸以分别穿过下选择栅电极和上选择栅电极。第一沟道图案可以包括面对下选择栅电极的第一沟道区域和面对上选择栅电极的第二沟道区域。第二沟道图案可以包括面对下选择栅电极的第三沟道区域和面对上选择栅电极的第四沟道区域。第一沟道区域和第四沟道区域中的每个的阈值电压可以高于第二沟道区域和第三沟道区域中的每个的阈值电压。

附图说明

图1是例示根据本公开的实施方式的半导体存储器装置的框图。

图2A和图2B是例示配置图1所示的每个存储器块的栅电极的各种实施方式的图。

图3A和图3B是例示由图2A和图2B所示的每个单元插塞限定的第一存储器单元串和第二存储器单元串的平面图。

图4是例示根据本公开的实施方式的第一存储器单元串和第二存储器单元串的电路图。

图5是例示根据本公开的实施方式的半导体存储器装置的平面图。

图6A和图6B是图5所示的半导体存储器装置的截面图。

图7和图8是例示根据本公开的实施方式的半导体存储器装置的平面图。

图9是例示根据本公开的实施方式的第一存储器单元串和第二存储器单元串的电路图。