[发明专利]一种抑制单粒子瞬态的层叠结构

说明书

本发明公开了一种抑制单粒子瞬态的层叠结构，包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；第一PMOS管和第一NMOS管的栅端与用于接收第一信号的第一连接点；第二PMOS管和第二NMOS管的栅端与用于接收第二信号的第二连接点；第二PMOS管的漏端与第一NMOS管的漏端相连，均接输出信号；第一PMOS管的源端与直流电源连接；第一PMOS管的漏端与第二PMOS管的源端相连；第一NMOS管的源端与第二NMOS管的漏端相连；第二NMOS管的源端接地；第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；第一NMOS管和第二NMOS管的第二背栅接在一起后接地。本发明能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。

技术领域

本发明属于反馈电路技术领域，涉及一种抑制单粒子瞬态的层叠结构。

背景技术

单粒子瞬态(set，single event transient)是由于高能粒子打到器件内部发生电离辐射，产生的电子空穴对在电场作用下被电路的节点吸收，从而导致节点电平的变化，当单粒子结束后，该节点恢复原来的电平。当存在正反馈电路时，造成逻辑错误，造成系统不稳定。因此，为了降低单粒子瞬态的影响，通常在数据通路和时钟通路上使用STACK结构。

现有STACK结构，参考图1，包括第一输入信号A、第二输入信号B、输出信号OUT、第一PMOS管P1、第二PMOS管P2、第一NMOS管N1和第二NMOS管N2，当第一输入信号A发生SET时，即第一输入信号A产生向上跳变的脉冲时，第一NMOS管P1开启，第二PMOS管P2和第二NMOS管N2管均关断，节点OUT与Node2的电容发生电荷分享，此时OUT的电压有所衰减；当节点OUT的电压发生SET时，即N1管沟道内部产生电子空穴对，使得源漏导通，假设P2管的反应较慢，则电离辐射的电荷越多，则OUT的电压越低，OUT的电压最小为GND，故该现有STACK结构受前级节点(即第一连接点或第二连接点发生单粒子瞬态)的影响和本级节点(即输出节点OUT发生单粒子瞬态)的影响较大。

发明内容

本发明的目的在于，提供一种抑制单粒子瞬态的层叠(STACK)结构，该层叠结构能够降低单粒子瞬态的影响，可避免逻辑电平错误翻转，从而提高系统的稳定性。

为了达到上述目的，本发明采用如下技术方案实现：

一种抑制单粒子瞬态的层叠结构，所述层叠结构包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管；

所述第一PMOS管和第一NMOS管的栅端与第一连接点连接；

所述第二PMOS管和第二NMOS管的栅端与第二连接点连接；

所述第二PMOS管的漏端与所述第一NMOS管的漏端相连；

所述第一PMOS管的源端与直流电源连接；所述第一PMOS管的漏端与所述第二PMOS管的源端相连；所述第一NMOS管的源端与所述第二NMOS管的漏端相连；所述第二NMOS管的源端接地；

所述第一PMOS管和第二PMOS管的第一背栅接在一起后与直流电源连接；所述第一NMOS管和第二NMOS管的第二背栅接在一起后接地。

进一步的，所述层叠结构还包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管；

所述第三PMOS管的栅端与所述第一连接点连接；所述第四NMOS管的栅端与所述第二连接点连接；

所述第三NMOS管的栅端和第四PMOS管的源端与所述第一PMOS管的漏端和第二PMOS管的源端接在一起；所述第三NMOS管的源端和第四PMOS管的栅端与所述第一NMOS管的源端和第二NMOS管的漏端接在一起；