[发明专利]一种基于FPGA的图像采集、存储与显示系统

权利要求书

1.一种基于FPGA的图像采集、存储与显示系统，其特征在于，包括摄像头控制模块、图像缓存模块、存储输出模块、显示时序控制模块、显示输出模块；所述摄像头控制模块采集图像数据并进行图像数据的格式转换；

所述图像缓存模块接收并存储所述摄像头控制模块输出的格式转换后的图像数据；

所述存储输出模块接收所述图像缓存模块输出的图像数据，并将图像数据输送至DDR中；

所述显示输出模块接收所述图像缓存模块输出的图像数据；

所述显示时序控制模块根据预显示的分辨率来产生对应的信号，并控制所述显示输出模块输出相应分辨率的信号通过连接口输送至显示器上。

2.根据权利要求1所述的一种基于FPGA的图像采集、存储与显示系统，其特征在于，所述摄像头控制模块包括CMOS时序控制器、数据格式转换、FIFO和AXI总线接口；

所述CMOS时序控制器用于接收CMOS图像传感器所采集的图像数据；

所述数据格式转换用于对CMOS时序控制器所接收的图像数据进行数据格式的转换；

所述FIFO用于根据所述CMOS时序控制器的控制存储CMOS图像传感器所采集的图像数据；

在FIFO存完一帧图像数据后，开启AXI总线接口，允许DMA通过AXI总线接口搬运FIFO中一帧图像。

3.根据权利要求2所述的一种基于FPGA的图像采集、存储与显示系统，其特征在于，当一帧图像数据完全存入FIFO时，FIFO输出信号full，指示AXI总线接口打开，待一帧图像数据已完全被DMA搬运，FIFO输出信号empty，指示AXI总线接口关闭。

4.根据权利要求2或3所述的一种基于FPGA的图像采集、存储与显示系统，其特征在于，所述图像缓存模块包括AXI总线接口、地址选择器、存储单元、多路选择器、AXI总线接口、地址累加器A和地址累加器B；

存储单元由至少一个RAM组成；

地址选择器用于形成AXI总线接口与存储单元中其一RAM的通路，该RAM由地址累加器A选定；

地址累加器A由CMOS时序控制器输出的帧开始信号CMOS_PCLK控制累加；

AXI总线接口用于接收DMA搬运的数据，并通过地址选择器形成的数据通道存入存储单元中；

多路选择器用于形成存储单元中其一RAM与AXI总线接口的数据通路，该RAM由地址累加器B控制；

地址累加器B由CMOS时序控制器输出的帧开始信号CMOS_PCLK控制累加，且地址累加器B选择的RAM为地址累加器A所选定的上一个RAM。

5.根据权利要求4所述的一种基于FPGA的图像采集、存储与显示系统，其特征在于，所述存储输出模块包括存储控制模块和DMA，所述存储控制模块在CMOS时序控制器输出的帧开始信号CMOS_PCLK上升沿允许DMA将存储单元中由地址累加器B选定的RAM中的一帧图像数据搬运到DDR，并在DMA搬运完一帧图像的中断信号上升沿时禁止DMA搬运。

6.根据权利要求4所述的一种基于FPGA的图像采集、存储与显示系统，其特征在于，每个RAM数据缓存的位宽为24位，RAM的数据深度depth_RAM为：其中，x为CMOS图像传感器采集的图像每一行的像素点个数，y为CMOS图像传感器采集的图像的行数。

7.根据权利要求1所述的一种基于FPGA的图像采集、存储与显示系统，其特征在于，所述显示时序控制模块包括时钟分频模块和视频时序控制器；

所述时钟分频模块根据预显示的分辨率产生帧时钟信号、帧时钟信号的5倍频信号以及RGB2DVI模块的复位信号；

所述视频时序控制器在接收时钟分频模块产生的帧时钟信号后，根据预显示的分辨率，输出VGA接口类型指示信号至显示输出模块。