[发明专利]一种数字集成电路的智能模块分析方法

权利要求书

1.一种数字集成电路的智能模块分析方法，其特征在于，包括以下步骤：

S10，原始网表的初步整理：数字电路网表中的器件分为组合逻辑器件、触发器和锁存器，根据器件类别，对强相关的器件进行最初始的模块合并；

S20，对于模块，计算模块之间的相关系数：遍历当前所有的模块，依次选择一个模块M，计算它与其它各个模块的相关系数；

S30，选择一个模块，查找其最大匹配项是否满足合并条件；

S40，是，则合并模块；

S50，否，则判断是否为最后一个模块；

S60，是最后一个模块，则判断是否满足预设整理要求，是，则结束；否，则返回S20；

不是最后一个模块，则返回S30；

其中，S20中对于器件，亦与上述步骤相同；

所述原始网表的初步整理包括以下步骤：

S11，遍历网表中的所有组合逻辑器件，将所有的组合逻辑锥合并成独立模块；

S12，遍历网表中的所有网线，分析其驱动的器件列表，即一个或多个输入引脚连接至该网线的所有器件，如果该网线所驱动的器件都为相同类型器件，且器件数量小于预设数值，将所驱动的器件合并成独立模块；

所述计算模块之间的相关系数，为一模块M和另一模块S的相关系数计算公式：

C_MS＝K_{MS_Inputs}×C_{MS_Inputs}+K_{MS_Outputs}×C_{MS_Outputs}+K_{SM_Outputs}×C_{SM_Outputs}；

其中，K_{MS_Inputs}、K_{MS_Outputs}、K_{SM_Outputs}为三个预设的常数，用于调整不同相关系数的权重；

包括以下步骤：

S21，输入相关系数C_{MS_Inputs}反应两个模块的输入引脚相关程度，遍历所有输入引脚，对于同时输入一模块M和另一模块S的网线，计算相关值V_{net_input}并累加至输入相关系数C_{MS_Inputs}；

V_{net_input}＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输入引脚数量；

S22，输出相关系数C_{MS_Outputs}反应一模块M的输出引脚和另一模块S的输入引脚的相关程度，遍历一模块M的所有输出引脚，对应连接到另一模块S输入引脚的网线，计算相关值V_{net_output}并累加至输出相关系数C_{MS_Outputs}；

V_{net_output}＝((网线在M中负载器件数量+网线在S中负载器件数量)/网线总负载器件数量)/M输出引脚数量；

S23，输出相关系数C_{SM_Outputs}反应另一模块S的输出引脚和一模块M的输入引脚的相关程度，遍历另一模块S的所有输出引脚，对应连接到一模块M输入引脚的网线，计算相关值V_{net_output}并累加至输出相关系数C_{SM_Outputs}；

V_{net_output}＝((网线在S中负载器件数量+网线在M中负载器件数量)/网线总负载器件数量)/S输出引脚数量。

2.如权利要求1所述的一种数字集成电路的智能模块分析方法，其特征在于，所述选择一个模块，查找其最大匹配项是否满足合并条件，为遍历一模块M的相关系数列表，选择与其相关系数最高的另一模块S；搜索另一模块S的相关系数列表，判断模块M是否与其相关系数最高或彼此相关系数之和最高；对于器件，亦与上述判断方法一致。

3.如权利要求1所述的一种数字集成电路的智能模块分析方法，其特征在于，所述合并模块，为先进行预合并，预合并通过后再进行正式合并；其中，导致预合并失败的原因包括合并后器件数目过多或合并后模块效率因子降低过多，其中模块效率因子为模块器件数除以模块输入输出引脚数目之和。