[发明专利]半导体器件的形成方法

说明书

本发明提供了一种半导体器件的形成方法，所述半导体器件的形成方法包括：提供半导体基底，所述半导体基底具有位于晶圆边缘的边缘区，以及位于所述边缘区最外侧的晶边区，所述半导体基底上形成有介质层；在所述介质层上形成金属互联结构和淀积粘合材料，对金属互联结构和淀积粘合材料进行平坦化操作，停止在所述介质层上表面；在所述晶边区的介质层表面淀积有机物；以及在所述有机物的阻挡下，去除所述边缘区的淀积粘合材料和部分所述介质层。本发明提供的半导体器件的形成方法可以选择性地去除所述晶圆边缘区介质层凸出的部分，以提升晶圆边缘区介质层厚度的均一性，提升制程窗口，并减少返工频率。

技术领域

本发明涉及半导体制造领域，尤其是涉及一种半导体器件的形成方法。

背景技术

随着半导体工艺的发展，半导体器件的尺寸不断缩小，相应的技术节点不断提高，相应的晶边(wafer bevel)对制程影响越来越大。在经过诸如化学气相淀积工艺(ChemicalVapor Deposition，CVD)、物理化学气相淀积(Physical Vapor Deposition，PVD)、炉管工艺(furnace)、光刻及刻蚀(etch)等工艺后，位于晶边上的薄膜(film)结构表面会变得很粗糙，例如在金属互联结构(Contact)形成的过程中，要在金属(例如钨)淀积之前进行粘合层(Glue layer)的淀积，以便于加强金属与器件的附着性。然而，在后续的加热及应力的作用下，晶边上的粘合层很容易剥落，进而造成工艺缺陷，降低产品的良率，因此要进行晶边刻蚀(bevel etch)，以去除晶边的粘合层。

然而，由于晶边刻蚀，晶边区域会明显变薄，虽然后续的膜层淀积会对晶边区域进行填补，但在对层间介质层(Inter Layer Dielectric，ILD)进行化学机械研磨(Chemical-mechanical polishing，CMP)时，会由于晶边区域膜层的成分与中心部分不一致而使得晶边区域被研磨的程度更大，降低金属层的短路窗口(short window)，使层间介质层上方的金属层和下方的器件层接触短路的几率提升。为此，现有的解决方法通常是控制晶圆边缘(wafer edge)区域被化学机械研磨的程度，使晶圆边缘区域的厚度整体提升。然而，如图1所示，为进行化学机械研磨后一种晶圆的边缘区域的厚度示意图，可以看出，这个控制过程虽然可以使得晶边区域(距离晶圆中心146毫米的区域)被化学机械研磨的程度降低(仍大于晶圆中心区域被研磨的程度)，但晶圆边缘区域(距离晶圆中心142毫米的区域)中除晶边区域以外的区域(也即位于晶边区域内侧的区域，即距离晶圆中心142毫米-146毫米的区域)被研磨的程度也降低，导致其高度高于晶圆中心区域(距离晶圆中心142毫米的区域)，从而使得晶圆边缘区域形成一种凸出的形貌。而晶圆边缘区域中位于晶边区域内侧的区域高度较高，会增大金属层的开路窗口(open window)，使层间介质层上方的金属层开路的几率提升，而开路窗口增大到一定程度，还需要重新进行淀积和化学机械研磨工艺，以致将开路窗口和短路窗口控制在合理的范围内，降低了生产效率，并增加了对工艺的控制难度。

发明内容

为了增加层间介质层边缘区域的膜层厚度的均一性，本发明提供了一种半导体器件的形成方法。本发明提供的半导体器件的形成方法包括：

提供半导体基底，所述半导体基底具有位于晶圆边缘的边缘区，以及位于所述边缘区最外侧的晶边区，所述半导体基底上形成有介质层；

在所述介质层上形成金属互联结构和淀积粘合材料，对金属互联结构和淀积粘合材料进行平坦化操作，停止在所述介质层上表面；

在所述晶边区的介质层表面淀积有机物；以及

在所述有机物的阻挡下，去除所述边缘区的淀积粘合材料和部分所述介质层。

可选的，在所述半导体器件的形成方法中，利用控制设备控制所述边缘区的部分所述介质层的去除量；

在去除部分所述边缘区的介质层之前，在所述控制设备内设定一中心值和截止值；以及