[发明专利]3D堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路

权利要求书

1.一种3D堆叠存储器的时钟偏斜消除方法，其特征在于，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除方法包括：

当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；

根据所述原始时钟信号相位和多个所述原始数据信号相位，生成预设数字时钟相位，所述预设数字时钟相位滞后于所述原始时钟信号相位和多个所述原始数据信号相位；

将所述数据引脚的原始数据信号相位与所述预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述预设数字时钟相位一致，包括：将所述数据引脚的原始数据信号相位与第一预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述第一预设数字时钟信号相位一致；和，将所述数据引脚的原始数据信号相位与第二预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述第二预设数字时钟信号相位一致。

2.根据权利要求1所述的时钟偏斜消除方法，其特征在于，当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位之前，所述时钟偏斜消除方法还包括：

依序对于所述逻辑芯片的每个数据引脚进行编号；

当所述数据引脚的序号属于偶数时，则将该数据引脚划分为偶数引脚组；

当所述数据引脚的序号属于奇数时，则将该数据引脚划分为奇数引脚组；

根据所述原始时钟信号相位和所述偶数引脚组中所有所述数据引脚的原始数据信号相位生成第三预设数字时钟相位，所述第三预设数字时钟相位滞后于所述写数据选通引脚的原始时钟信号相位和所述偶数引脚组中每个所述数据引脚的原始数据信号相位；

将所述偶数引脚组中所述数据引脚的原始数据信号相位与所述第三预设数字时钟相位进行比较，并对所述偶数引脚组中每个所述数据引脚的原始数据信号相位进行延迟，以确保所述偶数引脚组中每个所述数据引脚的信号相位与所述第三预设数字时钟相位一致；

根据所述原始时钟信号相位和所述奇数引脚组中所有所述数据引脚的原始数据信号相位生成第四预设数字时钟相位，所述第四预设数字时钟相位滞后于所述写数据选通引脚的原始时钟信号相位和所述奇数引脚组中每个所述数据引脚的原始数据信号相位；

将所述奇数引脚组中所述数据引脚的原始数据信号相位与所述第四预设数字时钟相位进行比较，并对所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行延迟，以确保所述奇数引脚组中每个所述数据引脚的信号相位与所述第四预设数字时钟相位一致；

采用所述第三预设数字时钟相位与所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行比较，若所述第三预设数字时钟相位滞后于所述奇数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第三预设数字时钟相位一致；或者，采用所述第四预设数字时钟相位与所述偶数引脚组中每个数据引脚的原始数据信号相位进行比较，若所述第四预设数字时钟相位滞后于所述偶数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第四预设数字时钟相位一致。