[发明专利]3D堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路

说明书

一种3D堆叠存储器的时钟偏斜消除方法、3D堆叠存储器的时钟偏斜消除电路及3D堆叠存储器，时钟偏斜消除方法包括：根据写数据选通引脚的原始信号相位和所有数据引脚的原始信号相位生成预设数字时钟相位，以使得预设数字时钟相位滞后于数据选通引脚的原始信号相位和每个数据引脚的原始信号相位；将数据引脚的原始信号相位与预设数字时钟相位进行比较，并对每个数据引脚的原始信号相位进行延迟，以确保每个数据引脚的信号相位与预设数字时钟相位一致；本实施例按照预设数字时钟相位对每个数据引脚进行延迟控制，以消除引脚偏斜，提高了3D堆叠存储器的数据传输可靠性。

技术领域

本申请属于电子电路技术领域，尤其涉及一种3D堆叠存储器的时钟偏斜消除方法、3D 堆叠存储器的时钟偏斜消除电路及3D堆叠存储器。

背景技术

随着电子技术的快速发展，大规模集成电路逐渐在日常工业生成过程中得到了普遍的应用，由于电子设备在工作过程中将产生大量的数据输入输出，为了保障电子设备的工作稳定性和安全性，那么需要对于电子设备传输的数据进行实时的存储和保留，以根据存储的数据对于电子设备进行实时的操控；因此数据的存储安全性和存储容量在电子设备的电路控制过程中将起到极其重要的实用价值；在此基础之上，技术人员逐渐设计出3D(Three Dimensions，三维)堆叠存储器以适应于大容量的数据存储需求，其中3D堆叠存储器通过在较小的空间内堆叠多个存储器，以最大程度地扩展数据存储容量；进而3D堆叠存储器具有更高的适用范围和实用价值。

3D堆叠存储器需要通过多个I/O(Input/Output，输入/输出)口来实现数据输入输出功能，那么不同的I/O口在进行数据输入输出的过程中，每路数据通道在进行传输的过程中将会出现一定的延时误差，信号传输的迟延较大；传统技术采用DLL(Delay lockedLoop，延迟锁相环)方式来实现信号的延时控制，然而考虑到3D堆叠存储器具有较为集成的电路结构，在3D堆叠存储器中采用DLL会导致极大的待机功耗。

发明内容

有鉴于此，本申请实施例提供了一种3D堆叠存储器的时钟偏斜消除方法、3D堆叠存储器的时钟偏斜消除电路及3D堆叠存储器，旨在解决传统的技术方案在进行数据传输延时消除的过程，将产生较大的存储待机功耗的问题。

本申请实施例的第一方面提供了一种3D堆叠存储器的时钟偏斜消除方法，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除方法包括：

当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；

根据所述原始时钟信号相位和多个所述原始数据信号相位，生成预设数字时钟相位，所述预设数字时钟相位滞后于所述原始时钟信号相位和多个所述原始数据信号相位；

将所述数据引脚的原始数据信号相位与所述预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述预设数字时钟相位一致。

本申请实施例的第二方面提供了一种3D堆叠存储器的时钟偏斜消除电路，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除电路包括：

第一相位采集模块，用于当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

第二相位采集模块，用于当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；