[发明专利]具有电容失配校正功能的逐次逼近型模数转换器

说明书

本发明公开了具有电容失配校正功能的逐次逼近型模数转换器，设置有P端DAC（102）、N端DAC（104）、比较器（106）、SAR逻辑电路（108）、校正逻辑电路（110）及校正控制电路（112），所述P端DAC（102）的输出端和N端DAC（104）的输出端分别连接比较器（106）的两个输入端，比较器（106）的输出连接接SAR逻辑电路（108），SAR逻辑电路（108）控制连接P端DAC（102）、N端DAC（104）及校正逻辑电路（110），校正控制电路（112）控制连接SAR逻辑电路（108）和校正逻辑电路（110）。

技术领域

本发明涉及模拟集成电路技术等领域，具体的说，是具有电容失配校正功能的逐次逼近型模数转换器。

背景技术

SAR_ADC(逐次逼近型模数转换器)是ADC(模数转换器)的一种常见架构。而采用电容阵列的电荷重分布型SAR_ADC由于良好的电容匹配和较低的静态功耗而成为目前SAR_ADC的主流结构。通常，N位SAR_ADC包含一个N位的二进制电容阵列，即1C、2C、4C、…、2N-1C，其中C为单位电容，2N-1C对应于MSB(最高位)，1C对应于LSB(最低位)。

对于高分辨率SAR_ADC，例如N＝14或16，二进制电容阵列将占用很大的芯片面积，且最大电容和最小电容相差很大，难以实现较好的匹配。在这种情况下，通常会采用分段电容阵列结构，即通过耦合电容将两段或多段电容阵列进行级联。耦合电容的取值使得低段电容阵列最高位的权重等于高段电容阵列最低位权重的一半，因此可以等效地实现二进制电容阵列。

对于高分辨率SAR_ADC，电容匹配精度通常无法满足系统要求。虽然增大电容值可以改善匹配，但过大的电容会增加芯片面积、功耗，降低速度。而且，对于分段电容阵列，耦合电容不是单位电容的整数倍，其误差相较于其他整数倍电容会更大，从而对电容匹配的要求更高。因此，对于高分辨率SAR_ADC，需要采用电容失配的校正技术来保证ADC的精度。

一般来讲，校正可以分为三种类型，即工厂校正、前台自校正以及后台自校正。对于工厂校正，在每颗芯片出厂前，需要对每颗芯片进行独立地测试，确定每个电容的失配量，然后通过熔丝修调或者各类非挥发性存储器将校正数据写进芯片内部。

对于前台自校正，在芯片上电或者复位后，将待校正电容与其所有低位电容之和进行比较。理想情况下，对于二进制电容阵列，每个电容都等于其所有低位电容之和，而存在失配时，二者则会出现偏差。电路通过一个辅助DAC(数模转换器)，借助已有的SAR_ADC环路，将二者之差进行量化，其结果作为待校正电容的误差系数。在正常工作时，电容的误差系数通过辅助DAC再加回到主DAC中，从而消除电容的失配。

随着集成电路的工艺尺寸进入纳米量级，数字电路的功耗和面积得以极大优化，出现了基于数字校正算法的后台自校正。后台自校正通常涉及到LMS(最小均方)算法或者PN(伪随机)信号相关性算法。LMS算法一般需要对同一个信号量化两次，或者用两个ADC对同一个信号进行量化，然后将两次量化结果之差，或者两个ADC量化结果之差作为误差信号，通过LMS算法不断迭代来计算各位电容的数字权重。PN信号相关性算法则需要在量化过程中向ADC注入一个随机量，然后将该随机量与ADC量化结果作相关性运算，通过不断迭代来计算各位电容的数字权重。

但现有技术(SAR_ADC)存在如下不足之处：

对于高分辨率SAR_ADC，采用分段电容阵列后，由于耦合电容的取值非单位电容的整数倍，其误差相对于其他整数倍电容更大，使得低段电容阵列与高段电容阵列之间存在较大的失配。

对于工厂校正，每颗芯片在出厂前都需要进行独立地测试、分析以及数据烧录，测试流程复杂，测试时间冗长，对自动化测试设备要求高。另外，芯片需要集成修调熔丝或者非挥发性存储器，从而增加了芯片成本。