[发明专利]一种可配置单稳态弱物理不可克隆函数电路

权利要求书

1.一种可配置单稳态弱物理不可克隆函数电路，其特征在于包括时序控制器、行译码器、单元译码器、q个反相器、n个二输入异或门、m条字线和可配置PUF单元阵列，m=2^w，q=2^z，n、z和w分别为大于等于1的整数，每个所述的二输入异或门分别具有第一输入端、第二输入端和输出端，所述的时序控制器具有用于接入时钟信号的时钟端、用于接入使能信号的使能端、用于输出预充电信号的第一输出端和用于输出受控时钟信号的第二输出端；所述的行译码器具有时钟端、用于接入w位行译码地址的一个输入端和m个输出端，所述的单元译码器具有时钟端、用于接入z位单元译码地址的一个输入端和q个输出端，所述的可配置PUF单元阵列具有预充电控制端、m个字线端、2n位输出端、q个选择端和q个反相选择端，所述的时序控制器的第一输出端与所述的可配置PUF单元阵列的预充电控制端连接，所述的时序控制器的第二输出端分别与所述的行译码器的时钟端和所述的单元译码器的时钟端连接，所述的行译码器的第j个输出端、所述的可配置PUF单元阵列的第j个字线端分别与第j条所述的字线连接，j=1，2，…，m；所述的单元译码器的第k个输出端、所述的可配置PUF单元阵列的第k个选择端分别与第k个所述的反相器的输入端连接，所述的可配置PUF单元阵列的第k个反相选择端分别与第k个所述的反相器的输出端连接，k=1，2，…，q；所述的可配置PUF单元阵列的第2h-1位输出端与第h个所述的二输入异或门的第一输入端连接，所述的可配置PUF单元阵列的第2h位输出端与第h个所述的二输入异或门的第二输入端连接，第h个所述的二输入异或门的输出端作为可配置单稳态弱物理不可克隆函数电路的第h位输出端，用于输出第h位密钥，h=1，2，…，n，所述的时序控制器的时钟端作为可配置单稳态弱物理不可克隆函数电路的时钟端、具有用于接入时钟信号，所述的时序控制器的使能端作为可配置单稳态弱物理不可克隆函数电路的使能端、具有用于接入使能信号，所述的行译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第一输入端，用于接入w位行译码地址，所述的单元译码器的输入端作为可配置单稳态弱物理不可克隆函数电路的第二输入端，用于接入z位单元译码地址；

所述的可配置PUF单元阵列包括按照1行2n列方式排布的2n个可配置PUF单元列电路，每个所述的可配置PUF单元列电路分别具有预充电控制端、m个字线端、q个选择端、q个反相选择端和输出端，2n个可配置PUF单元列电路的第j个字线端连接且其连接端为所述的可配置PUF单元阵列的第j个字线端， 2n个可配置PUF单元列电路的预充电控制端连接且其连接端为所述的可配置PUF单元阵列的预充电控制端， 2n个可配置PUF单元列电路的第k个选择端连接且其连接端为所述的可配置PUF单元阵列的第k个选择端， 2n个可配置PUF单元列电路的第k个反相选择端连接且其连接端为所述的可配置PUF单元阵列的第k个反相选择端，第g个可配置PUF单元列电路的输出端为所述的可配置PUF单元阵列的第g位输出端，g=1，2，…，2n；

每个所述的可配置PUF单元列电路分别包括位线、m个可配置PUF单元和一个数据锁存器，每个所述的可配置PUF单元分别具有字线端、位线端、q位选择端和q位反相选择端，所述的数据锁存器具有第一输入端、第二输入端和输出端，第j个可配置PUF单元的字线端为所述的可配置PUF单元列电路的第j个字线端， m个可配置PUF单元的第k个选择端连接且其连接端为所述的可配置PUF单元列电路的第k个选择端， m个可配置PUF单元的第k个反相选择端连接且其连接端为所述的可配置PUF单元列电路的第k个反相选择端， m个可配置PUF单元的位线端、所述的数据锁存器的第二输入端分别与所述的位线连接，所述的数据锁存器的第一输入端为所述的可配置PUF单元列电路的预充电控制端，所述的数据锁存器的输出端为所述的可配置PUF单元列电路的输出端；

每个所述的可配置PUF单元分别包括q个受控反相器和一个偏差放大输出电路，每个所述的受控反相器分别具有输入端、选择端、反相选择端和输出端，所述的偏差放大输出电路具有第一输入端、第二输入端和输出端，q个所述的受控反相器的输入端、q个所述的受控反相器的输出端和所述的偏差放大输出电路的第一输入端连接，所述的偏差放大输出电路的第二输入端为所述的可配置PUF单元的字线端，所述的偏差放大输出电路的输出端为所述的可配置PUF单元的位线端，第k个所述的受控反相器的选择端为所述的可配置PUF单元的第k个选择端，第k个所述的受控反相器的反相选择端为所述的可配置PUF单元的第k个反相选择端；

每个所述的受控反相器分别包括第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管，所述的第一PMOS管、所述的第二PMOS管、所述的第一NMOS管和所述的第二NMOS管的宽长比均为120nm/60nm，所述的第一PMOS管的源极接入电源，所述的第一PMOS管的栅极为所述的受控反相器的反相选择端，所述的第一PMOS管的漏极和所述的第二PMOS管的源极连接，所述的第二PMOS管的栅极和所述的第二NMOS管的栅极连接且其连接端为所述的受控反相器的输入端，所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的受控反相器的输出端，所述的第二NMOS管的源极和所述的第一NMOS管的漏极连接，所述的第一NMOS管的栅极为所述的受控反相器的选择端，所述的第一NMOS管的源极接地。