[发明专利]时钟生成电路以及包含时钟生成电路的存储器件

权利要求书

1.一种时钟生成电路，包括：

时钟分频电路，适于通过将外部时钟分频来生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟；

模式信号生成电路，适于基于所述第一内部时钟和所述第三内部时钟而根据读取命令的输入时间点来生成第一模式信号和第二模式信号；

第一移位电路，适于通过响应于所述第一内部时钟而将所述第一模式信号移位来生成多个第一移位信号；

第二移位电路，适于通过响应于所述第三内部时钟而将所述第二模式信号移位来生成多个第二移位信号；以及

时钟排列电路，适用于：响应于所述多个第一移位信号和所述多个第二移位信号，排列所述第一内部时钟至所述第四内部时钟，以及输出被排列的时钟作为第一数据输出时钟、第二数据输出时钟、第三数据输出时钟和第四数据输出时钟，

其中，当所述读取命令与所述第一内部时钟同步地输入时，所述模式信号生成电路激活所述第一模式信号，以及当所述读取命令与所述第三内部时钟同步地输入时，所述模式信号生成电路激活所述第二模式信号。

2.如权利要求1所述的时钟生成电路，其中，所述第一内部时钟至所述第四内部时钟分别对应于所述外部时钟的第一上升沿和第一下降沿以及第二上升沿和第二下降沿，并且彼此具有90°的相位差。

3.根据权利要求1所述的时钟生成电路，其中，所述第一模式信号和所述第二模式信号在与突发长度相对应的区间期间被激活。

4.根据权利要求1所述的时钟生成电路，还包括：

时钟脉冲生成电路，适于响应于所述多个第一移位信号和所述多个第二移位信号而分别利用所述第三内部时钟和所述第一内部时钟来生成第一时钟脉冲和第二时钟脉冲。

5.根据权利要求4所述的时钟生成电路，其中，所述第一移位电路同步于所述第一内部时钟而将所述第一模式信号延迟与读取潜伏时间相对应的时间，并且通过将延迟的信号移位来生成所述多个第一移位信号，它们具有与所述第一内部时钟的90°相对应的相位差。

6.根据权利要求5所述的时钟生成电路，其中，所述第二移位电路同步于所述第三内部时钟而将所述第二模式信号延迟与所述读取潜伏时间相对应的时间，并且通过将延迟的信号移位来生成所述多个第二移位信号，它们具有与所述第三内部时钟的90°相对应的相位差。

7.根据权利要求6所述的时钟生成电路，其中，所述时钟排列电路包括：

第一时钟传输电路，适于响应于所述第一移位信号的第三信号和所述第二移位信号的第一信号，传输所述第一内部时钟作为所述第一数据输出时钟；

第二时钟传输电路，适于响应于所述第一移位信号的第四信号和所述第二移位信号的第二信号，传输所述第二内部时钟作为所述第二数据输出时钟；

第三时钟传输电路，适于响应于所述第一移位信号的第一信号和所述第二移位信号的第三信号，传输所述第三内部时钟作为所述第三数据输出时钟；以及

第四时钟传输电路，适于响应于所述第一移位信号的第二信号和所述第二移位信号中的第四信号，传输所述第四内部时钟作为所述第四数据输出时钟。

8.根据权利要求6所述的时钟生成电路，其中，所述时钟脉冲生成电路包括：

第一时钟脉冲生成电路，适于响应于所述多个第一移位信号中的第一信号和第五信号，输出所述第三内部时钟作为所述第一时钟脉冲；以及

第二时钟脉冲生成电路，适于响应于所述多个第二移位信号中的第一信号和第五信号，输出所述第一内部时钟作为所述第二时钟脉冲。

9.根据权利要求4所述的时钟生成电路，还包括：

时钟组合电路，适于将所述第一数据输出时钟至所述第四数据输出时钟与所述第一时钟脉冲和所述第二时钟脉冲进行组合，并输出被组合的时钟作为第一最终时钟、第二最终时钟、第三最终时钟和第四最终时钟。