[发明专利]时钟生成电路以及包含时钟生成电路的存储器件

说明书

本发明公开一种时钟生成电路以及包含时钟生成电路的存储器件。存储器件可以包括：时钟分频电路，其适于通过将外部时钟分频来生成多个内部时钟；模式判定电路，其适于基于内部时钟而根据读取命令的输入时间点来确定操作模式；以及时钟排列电路，其适于按照根据操作模式而确定的顺序来排列内部时钟，并且输出排列的时钟作为多个数据输出时钟；以及数据排列电路，其适于根据操作模式来排列读取数据，以及响应于数据输出时钟而输出被排列的数据。

相关申请的交叉引用

本申请要求2018年12月31日向韩国知识产权局提交的申请号为10-2018-0173971的韩国专利申请的优先权，其通过引用整体合并于此。

技术领域

示例性实施例涉及一种基于时钟来将数据排序的存储器件。

背景技术

近来，随着存储系统的操作速度的提高，要求存储系统中的存储器件具有高传输速率。为了满足高数据传输速率或高带宽数据传输，存储器件应用预取(prefetch)来对数据进行排序。预取指的是对串行输入的数据进行锁存和解串行化的操作。

为了对并行或串行的数据进行排序，存储器件使用对内部时钟进行分频的方法。存储器件包括时钟生成电路，以通过对内部时钟进行分频来生成具有不同相位的多相时钟。存储器件根据该多相时钟对数据进行排序，以及传输被排序的数据。

发明内容

各种实施例针对一种存储器件，该存储器件能够根据命令的输入时间点来调整从外部时钟分频的内部时钟的排序顺序，从而确保基于内部时钟来排序的数据的有效窗口。

在一个实施例中，一种时钟生成电路可以包括：时钟分频电路，适于通过将外部时钟分频来生成第一内部时钟、第二内部时钟、第三内部时钟和第四内部时钟；模式信号生成电路，适于基于第一内部时钟和第三内部时钟，根据读取命令的输入时间点来生成第一模式信号和第二模式信号；第一移位电路，适于通过响应于第一内部时钟而将第一模式信号移位来生成多个第一移位信号；第二移位电路，适于通过响应于第三内部时钟而将第二模式信号移位来生成多个第二移位信号；时钟排列电路，适于响应于所述多个第一移位信号和所述第二移位信号来排列所述第一内部时钟至第四内部时钟，并输出被排列的时钟作为第一数据输出时钟、第二数据输出时钟、第三数据输出时钟和第四数据输出时钟。

在一个实施例中，一种存储器件可以包括：时钟分频电路，适于通过将外部时钟分频来生成多个内部时钟；模式判定电路，适于基于内部时钟而根据读取命令的输入时间点来确定操作模式；时钟排列电路，适于按照根据操作模式而确定的顺序来排列内部时钟，并且输出被排列的时钟作为多个数据输出时钟；以及数据排列电路，适于根据操作模式来排列读取数据，并响应于数据输出时钟而输出被排列的数据。

在一个实施例中，一种存储器件可以包括：时钟发生电路，其适于接收外部时钟，通过将外部时钟分频来生成多个内部时钟，并且根据基于读取命令的输入定时而确定的操作模式来排列多个内部时钟，以生成多个数据输出时钟；以及数据排列电路，适于从存储单元阵列接收并行的多个数据，根据操作模式来排列所述多个数据以生成被排列的多个数据，并且根据所述多个数据输出时钟来将被排列的所述多个数据串行化，以输出串行化的数据。

附图说明

图1是图示根据一个实施例的存储器件的框图。

图2是图示图1中所示的模式判定电路的框图。

图3是图示图2中所示的第一移位电路的框图。

图4是图示图1中所示的时钟排列电路的电路图。

图5是图示图1中所示的时钟脉冲生成电路的电路图。

图6是图示图1中所示的时钟组合电路的电路图。

图7A和图7B是图示根据一个实施例的存储器件的操作的信号波形图。

具体实施方式