[发明专利]触发器电路

说明书

本申请提供一种触发器电路，包括主锁存器、从锁存器、第一逻辑电路，主锁存器包括第一传输门、第一反相器、第二传输门、第二反相器，从锁存器包括第三传输门、第三反相器、第四传输门、第四反相器；第一逻辑电路包括第一开关、第二开关、第三开关，第一开关的连通端与电源连接，第一开关的控制端受时钟信号的反向信号控制；第二开关的控制端受从锁存器的节点电压控制；第三开关的控制端与主锁存器的第一反相器的一端连接，第三开关的远离第二开关的连通端与第一反相器的另一端连接。主锁存器节点的锁存状态受透明状态的从锁存器的节点电压的影响，利用透明状态下的从锁存器增强主锁存器的节点的锁存状态，更好地维持主锁存器的节点状态。

技术领域

本申请涉及集成电路领域，具体而言，涉及一种触发器电路。

背景技术

随着半导体工艺的逐渐进步，半导体元件的尺寸不断缩小，芯片工作电压也在不断降低，使得集成电路中数据节点的存储电荷随之减少。然而，数据节点的存储电荷的减少，意味着数据节点更容易受到空间中的粒子攻击的影响，即数据节点更容易因受到粒子攻击而发生存储数据的翻转，导致电路的软错误。

触发器电路大量应用于集成电路中，且在芯片上的分布较为分散，很难像内存电路那样利用误码纠错码(Error Correction Coding，简称ECC)来修正软错误。因此，提高触发器电路的抗软错误的能力是本领域技术人员亟需解决的问题。

发明内容

本申请实施例的目的在于提供一种触发器电路，用以改善现有技术中的触发器电路的抗软错误的能力较弱的问题。

第一方面，本申请实施例提供了一种触发器电路，包括主锁存器、从锁存器以及第一逻辑电路，所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；所述第一逻辑电路包括连通端顺次连接的第一开关、第二开关以及第三开关，所述第一开关的远离所述第二开关的连通端与电源连接，所述第一开关的控制端受时钟信号的反向信号控制；所述第二开关的控制端受所述从锁存器的节点电压控制；所述第三开关的控制端与所述第一反相器的一端连接，所述第三开关的远离所述第二开关的连通端与所述第一反相器的另一端连接。

在上述的实施方式中，时钟信号的反向信号可以控制整个第一逻辑电路的导通与关断，主锁存器的节点状态可以受到从锁存器的节点电压以及主锁存器中连接第三开关的节点的影响，主锁存器的节点的锁存状态可以受到处于透明状态的从锁存器的节点的电信号的增强，从而提高触发器电路的抗软错误能力。

在一个可能的设计中，所述第二开关的控制端与所述第三反相器的远离所述第三传输门的一端的节点连接，所述第三开关的控制端连接于所述第一传输门与所述第一反相器之间，所述第三开关的远离所述第二开关的连通端连接于所述第一反相器与所述第三传输门之间。

在一个可能的设计中，所述第二开关的控制端连接于第三传输门与所述第三反相器之间的节点，所述第三开关的控制端连接于所述第一反相器与所述第三传输门之间，所述第三开关的远离所述第二开关的连通端连接于所述第一传输门与所述第一反相器之间。

在一个可能的设计中，所述第一开关、第二开关以及第三开关均为PMOS管。

第一开关、第二开关以及第三开关均可以为低电平导通的开关，也可以为PNP三极管，第一开关、第二开关以及第三开关的具体开关类型不应该理解为是对本申请的限制。