[发明专利]应用于伪静态随机存取存储器的控制电路及其控制方法

说明书

本发明提供一种控制电路及其控制方法，适用于伪静态随机存取存储器，控制电路包括写入数据判断电路与时脉产生电路。写入数据判断电路计数并比较伪静态随机存取存储器的数据输入次数与数据实际写入次数以产生写入匹配信号，并依据伪静态随机存取存储器的数据输入次数的计数操作来产生写入计数时脉信号。时脉产生电路依据写入匹配信号与写入计数时脉信号以产生前导信号，并依据前导信号产生行地址选通时脉信号与控制信号。时脉产生电路依据写入匹配信号与写入计数时脉信号来决定是否动态延迟前导信号以延迟或省略行选择线信号的脉冲。

技术领域

本发明涉及一种应用于存储器装置的控制电路以及控制方法，尤其涉及一种应用于伪静态随机存取存储器的控制电路以及控制方法，用以产生行地址选通时脉信号与控制信号以供伪静态随机存取存储器产生行选择线信号。

背景技术

随着半导体存储器元件的整合水准变得愈来愈高，而存在对更高速度的需求，静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)作为高速存储器被使用。对于具有动态随机存取存储器的优点的伪静态随机存取存储器(pSRAM)的需求持续增加，特别是运用在行动装置中。

在伪静态随机存取存储器中，因为没有由使用者发出的更新命令，动态随机存取存储器需执行自更新操作。现有的伪静态随机存取存储器运用计数器来切换同步模式与非同步模式。于非同步模式中，写入操作以较外部时脉周期更短的周期来非同步完成，以吸收自更新操作的时间。于同步模式中，写入操作以与外部时脉相同的周期而同步完成。然而，依情况不同，这将导致同步写入模式中用以产生行选择线信号(Column Selection Linesignal，CSL signal)的脉冲宽度太短，进而导致伪静态随机存取存储器故障。

发明内容

本发明提供一种用于伪静态随机存取存储器的控制电路及其控制方法，可以在写入操作中动态延迟或省略用以产生行选择线信号的前导信号的脉冲，以避免伪静态随机存取存储器故障。

本发明的控制电路适用于伪静态随机存取存储器，控制电路包括写入数据判断电路与时脉产生电路。写入数据判断电路配置为计数并比较伪静态随机存取存储器的数据输入次数与数据实际写入次数以产生写入匹配信号，并依据计数伪静态随机存取存储器的数据输入次数来产生写入计数时脉信号。时脉产生电路耦接写入数据判断电路，时脉产生电路配置为依据写入匹配信号与写入计数时脉信号以产生前导信号，并依据前导信号产生行地址选通时脉信号与控制信号，其中时脉产生电路依据写入匹配信号与写入计数时脉信号决定是否动态延迟前导信号以延迟或省略伪静态随机存取存储器的行选择线信号的脉冲。

本发明的控制方法适用于伪静态随机存取存储器，该控制方法包括：计数并比较伪静态随机存取存储器的数据输入次数与数据实际写入次数以产生写入匹配信号，并依据该计数伪静态随机存取存储器的数据输入次数来产生写入计数时脉信号。依据写入匹配信号与写入计数时脉信号以产生前导信号，并依据前导信号产生行地址选通时脉信号与控制信号，其中依据写入匹配信号与写入计数时脉信号以产生前导信号的步骤包括依据写入匹配信号与写入计数时脉信号决定是否动态延迟前导信号以延迟或省略伪静态随机存取存储器的行选择线信号的脉冲。

基于上述，本发明的控制电路与控制方法调整前导信号的时序来产生具有适当时序的行选择线信号，以避免伪静态随机存取存储器故障或不稳定操作。本发明通过计数与比较伪静态随机存取存储器的数据输入次数与实际写入次数来产生前导信号，并决定是否动态延迟前导信号以延迟或省略行选择线信号的脉冲，从而避免行选择线信号的脉冲宽度过短。因此，可避免伪静态随机存取存储器故障或不稳定操作，并产生必要数量的行选择线信号。通过本发明，伪静态随机存取存储器可以实现更高的操作频率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本发明实施例的伪静态随机存取存储器的示意图；

图2是本发明实施例的写入数据判断电路的示意图；