[发明专利]封装方法

说明书

一种封装方法，包括：提供载体和半导体芯片，载体包括第一面以及与第一面相对应的第二面，半导体芯片具有电极，且半导体芯片包括露出电极的第三面；从载体的第一面，在载体中形成导电盲孔，导电盲孔的顶部尺寸小于导电盲孔的底部尺寸；使第一面和第三面相对设置，将半导体芯片键合于载体上，使得导电盲孔与半导体芯片的电极相对应；对载体的第二面进行减薄处理，使导电盲孔变成导电通孔。本发明实施例，提高了所述导电通孔的形成效率，从而缩减了形成导电通孔的工艺成本，有利于减小封装成本，且避免在形成导电通孔的过程中出现刻蚀停止的风险，优化了导电通孔的形成工艺，从而提高了所述导电通孔的形成效率，有利于减小封装成本。

技术领域

本发明涉及半导体封装领域，尤其涉及一种封装方法。

背景技术

随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(SiP)等。

系统封装可以将多个不同功能的有源元件、无源元件、微机电系统(MEMS)、光学元件等其他元件组合到一个单元中，形成一个可提供多种功能的系统或子系统，允许异质IC集成。相比于系统级芯片(System on Chip，SoC)，系统封装的集成相对简单，设计周期和面市周期更短，成本较低，可以实现更复杂的系统。

目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)，与传统的系统封装相比，晶圆级系统封装是在器件晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。

发明内容

本发明实施例解决的问题是提供一种封装方法，在降低封装成本、提高封装效率的同时，提高封装精度。

为解决上述问题，本发明实施例提供一种封装方法，包括：提供载体和半导体芯片，所述载体包括第一面以及与所述第一面相对应的第二面，所述半导体芯片具有电极，且所述半导体芯片包括露出所述电极的第三面；从所述载体的第一面，在所述载体中形成导电盲孔，所述导电盲孔的顶部尺寸小于所述导电盲孔的底部尺寸；使所述第一面和第三面相对设置，将所述半导体芯片键合于所述载体上，使得所述导电盲孔与所述半导体芯片的电极相对应；对所述载体的第二面进行减薄处理，使所述导电盲孔变成导电通孔；形成保形覆盖所述导电通孔的金属种子层。

与现有技术相比，本发明实施例的技术方案具有以下优点：

本发明实施例所提供的封装方法中，从载体的第一面，在所述载体中形成导电盲孔，所述导电盲孔的顶部尺寸小于所述导电盲孔的底部尺寸，随后将所述半导体芯片键合于所述载体上，接着对所述载体的第二面进行减薄处理，使所述导电盲孔变成导电通孔，所述导电通孔中，靠近所述器件晶圆的第一面的一端的尺寸小于远离所述器件晶圆的一端的尺寸，提高了所述导电通孔的形成效率，从而缩减了形成导电通孔的工艺成本，有利于减小封装成本。此外，本发明实施例提供的封装方法中，不需形成刻蚀停止层，避免了形成导电通孔的过程中出现刻蚀停止的风险，优化了导电通孔的形成工艺，从而提高了所述导电通孔的形成效率，有利于减小封装成本。

附图说明

图1至图9是一种封装方法中各步骤的结构示意图；

图10至图22是封装方法一实施例中各步骤对应的结构示意图。

具体实施方式

目前，现有封装方法的封装成本较高、封装效率较低，封装精度也有待提高。现结合一种封装方法分析出现上述问题的原因。

图1至图9是一种封装方法各步骤对应的结构示意图。