[发明专利]一种扫描链的加密解密电路及集成电路

权利要求书

1.一种扫描链的加密解密电路，其特征在于，应用于集成电路，所述加密解密电路包括：

认证使能电路、锁信号处理电路、反熔丝一次可编程存储器以及链式反馈移位寄存器电路；

其中，所述认证使能电路，用于在所述集成电路上电或复位后，当第一次检测到所述集成电路中的扫描触发器的模式选择信号为扫描移位模式对应的状态时，输出在预设时长内有效的认证使能信号；

所述锁信号处理电路，用于在所述集成电路上电或复位时，从所述反熔丝一次可编程存储器中，获取预先存储的锁信号；还用于在所述认证使能信号有效时，将所述锁信号发送至所述链式反馈移位寄存器电路；以及在所述认证使能信号失效后，对所述锁信号进行移位处理，得到移位锁信号，并将所述移位锁信号发送至所述链式反馈移位寄存器电路；

所述链式反馈移位寄存器电路，用于在所述认证使能信号有效时，接收所述锁信号和用户输入的密钥，并对所述密钥和所述锁信号进行匹配处理，得到匹配结果；以及在所述认证使能信号失效后，响应于所述匹配结果为匹配，对所述扫描链进行解密处理，或者，响应于所述匹配结果为不匹配，对所述匹配结果进行移位处理，并根据移位处理后的匹配结果对所述扫描链进行加密处理。

2.根据权利要求1所述的加密解密电路，其特征在于，所述链式反馈移位寄存器电路在所述认证使能信号失效后，具体用于：

响应于所述匹配结果为匹配，将所述匹配结果作为解密信号输出给所述扫描链中的各个扫描触发器的扫描使能端；

或者，响应于所述匹配结果为不匹配，将移位处理后的匹配结果作为加密信号输出给所述扫描链中的各个扫描触发器的扫描使能端。

3.根据权利要求1所述的加密解密电路，其特征在于，所述加密解密电路还包括：锁信号生成电路；

所述锁信号生成电路，用于在所述集成电路提供的激活信号有效时，根据自身包含的两个可配置环形振荡器之间，因工艺偏差所导致的振荡频率的差异，生成所述锁信号，并将所述锁信号发送至所述链式反馈移位寄存器电路；

所述链式反馈移位寄存器电路，还用于在所述激活信号有效时，接收所述锁信号并将所述锁信号写入所述反熔丝一次可编程存储器中；

其中，所述激活信号，为触发所述锁信号生成电路工作的使能信号，且当所述锁信号被写入所述反熔丝一次可编程存储器后，所述激活信号被设置为无效。

4.根据权利要求3所述的加密解密电路，其特征在于，所述锁信号生成电路，包括：结构相同的两个可配置环形振荡器、线性反馈移位寄存器、两个计数器、比较器、以及控制电路；

其中，所述两个可配置环形振荡器的各个配置端，与所述线性反馈移位寄存器的各个输出端一一对应连接；所述两个可配置环形振荡器各自的输出端，分别与所述两个计数器的输入端相连；

所述两个计数器的输出端分别与所述比较器的两个输入端相连；

所述比较器的输出端，输出所述锁信号；

所述控制电路，分别与每个可配置环形振荡器、每个计数器、所述线性反馈移位寄存器以及所述比较器相连，用于分别为每个可配置环形振荡器、每个计数器、所述线性反馈移位寄存器以及所述比较器提供工作所需的工作使能信号。

5.根据权利要求4所述的加密解密电路，其特征在于，每个可配置环形振荡器均由一个第一与非门以及多个延迟单元串行连接而成；

其中，最后一个串行连接的延迟单元的输出端与所述第一与非门的一个输入端相连，构成该可配置环形振荡器的振荡环路；所述第一与非门的另一个输入端，连接所述工作使能信号；每个延迟单元的选择端构成该可配置环形振荡器的一个配置端；所述最后一个串行连接的延迟单元的输出端，构成该可配置环形振荡器的输出端。

6.根据权利要求5所述的加密解密电路，其特征在于，每个延迟单元均包括两个并联的非门以及一个第一选择器；

其中，所述两个并联的非门的输入端相连，构成该延迟单元的输入端，所述两个并联的非门的输出端，分别与所述第一选择器的两个输入端相连；所述第一选择器的选择端，构成该延迟单元的选择端；所述第一选择器的输出端，构成该延迟单元的输出端。