[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，包括：提供基底，基底包括相邻的第一区与第二区；在基底上形成第一介质层，第一介质层分别位于第一区与第二区上，第一介质层内具有一个或多个第一插塞结构，第一介质层暴露出第一插塞结构的顶部表面；在第一介质层上形成第一导电层，第一导电层位于第二区上；在第一区的第一介质层上、以及第一导电层上形成第二介质层；在第二介质层内形成第二插塞结构，第二插塞结构位于第一区上，第二插塞结构的底部表面与第一插塞结构的顶部表面接触。通过将第一插塞结构与第二插塞结构直接连接，省去了制作字线导电层WL与电源导电层Vss的步骤，在满足电学结构的前提下，能够有效的提高生产效率，同时降低了制作成本。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着超大规模集成电路工艺技术的不断进步，半导体器件的特征尺寸不断缩小，半导体器件的性能越来越强，集成电路芯片的集成度已经高达几亿乃至几十亿个器件的规模，两层以上的多层互连技术被广泛使用。

传统的互连结构是由铝金属制备而成的，但是随着半导体尺寸的不断缩小，越来越小的互连结构中承载越来越高的电流，且互连结构的响应时间要求越来越短，传统铝互连结构已经不能满足要求；因此，铜金属已经取代铝金属作为互连结构的材料。与铝相比，金属铜的电阻率更低且抗电迁移性更好，铜互连结构可以降低互连结构的电阻电容(RC)延迟，改善电迁移，提高器件的可靠性。因此，铜互连技术取代铝互连技术成为发展趋势。

然而，现有技术形成的互连结构的生产成本高，亟需提供一种新的互连结构及其形成方法，在保证互连结构的电学性能的同时，降低互连结构的生产成本。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，通过将第一插塞结构与第二插塞结构直接连接，在满足电学结构的前提下，能够有效的提高生产效率，同时降低了制作成本。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一区与第二区；在所述基底上形成第一介质层，所述第一介质层分别位于所述第一区与所述第二区上，所述第一介质层内具有一个或多个第一插塞结构，所述第一介质层暴露出所述第一插塞结构的顶部表面；在所述第一介质层上形成第一导电层，所述第一导电层位于所述第二区上；在所述第一区的第一介质层上、以及所述第一导电层上形成第二介质层；在所述第二介质层内形成第二插塞结构，所述第二插塞结构位于所述第一区上，所述第二插塞结构的底部表面与所述第一插塞结构的顶部表面接触。

可选的，第一介质层内还具有栅极导电层和若干源漏导电层；所述第一插塞结构位于所述源漏导电层和栅极导电层中的一者或两者表面。

可选的，所述第一介质层内还具有位于基底表面的第一上拉栅极、第一下拉栅极和第一传输栅极；所述第一上拉栅极两侧的基底内分别具有第一源区和第一漏区；所述第一下拉栅极两侧的基底内分别具有第二源区和第二漏区；所述第一传输栅极两侧的基底内分别具有第三源区和第三漏区；所述栅极导电层位于所述第一传输栅极的顶部表面，若干所述源漏导电层分别位于所述第一漏区、第二漏区以及第三源区的顶部表面。

可选的，所述第一导电层包括：位线导电层和电源导电层，所述位线导电层通过所述第一插塞结构和源漏导电层与所述第三源区电连接，所述电源导电层通过所述第一插塞结构和源漏导电层与所述第一漏区电连接。

可选的，所述第一介质层和所述第一插塞结构的形成方法包括：在所述基底的第一区与第二区上形成初始第一介质层；在所述初始第一介质层上形成第一掩膜层，所述第一掩膜层内具有暴露出部分所述初始第一介质层的第一开口；以所述第一掩膜层为掩膜刻蚀所述初始第一介质层，形成所述第一介质层，所述第一介质层内具有第一介质开口；在所述第一介质开口内形成所述第一插塞结构。

可选的，在形成第二插塞结构时，还包括：在所述第二介质层内形成第三插塞结构，所述第三插塞结构位于所述第二区上，所述第三插塞结构的底部表面与所述第一导电层顶部表面接触。