[发明专利]一种用于降低硅基背封抛光片应力的方法有效

专利信息
申请号: 201911305497.7 申请日: 2019-12-16
公开(公告)号: CN112992670B 公开(公告)日: 2022-10-28
发明(设计)人: 钟耕杭;宁永铎;徐继平;边永智;史训达;白雪;赵江伟;陈鲁锋 申请(专利权)人: 山东有研半导体材料有限公司
主分类号: H01L21/311 分类号: H01L21/311
代理公司: 北京北新智诚知识产权代理有限公司 11100 代理人: 刘秀青
地址: 253012 山东省德州市经济技术开发区袁桥*** 国省代码: 山东;37
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摘要:
搜索关键词: 一种 用于 降低 硅基背封 抛光 应力 方法
【说明书】:

发明公开了一种用于降低硅基背封抛光片应力的方法。该方法包括以下步骤:(1)制作与硅衬底二氧化硅薄膜尺寸匹配的蓝膜,对蓝膜进行设计,保留边缘区域的完整性,而将中心区域按照一定的图案形状开孔,制成图案蓝膜;(2)将该蓝膜贴附在背封完成的硅衬底二氧化硅薄膜上,在保证边缘二氧化硅薄膜完整性的同时,采用腐蚀剂将硅衬底中心区域按照图案形状去除部分二氧化硅薄膜;(3)将腐蚀后的硅衬底用热腐蚀剂去除掉蓝膜,制成图案薄膜。本发明优点:在不影响二氧化硅薄膜背封效果的前提下,通过将二氧化硅薄膜腐蚀成特定的形状,降低了二氧化硅薄膜的应力,提升了硅基背封抛光片的几何参数品质,从而能满足更高精度要求的光刻制程。

技术领域

本发明涉及一种用于降低硅基背封抛光片应力的方法,该方法用于硅基背封片二氧化硅薄膜制程后对二氧化硅薄膜进行特殊处理,特别适用于半导体6英寸、8英寸重掺杂衬底材料制备工序,属于半导体材料制备技术领域。

背景技术

随着半导体技术的发展,硅外延在双极性器件、CMOS等衬底及外延层的厚度和浓度的要求越来越高。通常是以重掺硅单晶片作为衬底,在化学气相外延过程中,由于高温和浓度梯度的作用,在外延层和衬底的高掺杂区域之间,普遍存在掺杂剂迁移的现象。掺杂剂以气相自掺杂、固相扩散等多种方式进行迁移。这种现象会影响外延层的载流子分布、电阻率大小及电阻率均匀性,并对将来这一位置的器件造成影响,严重的话会造成器件的成品率和性能的下降。

为了抑制自掺杂的影响,工艺上通常采用在重掺衬底基础上沉积二氧化硅薄膜的方式进行背封处理。在大直径硅基衬底上,为了自身吸杂的需要,还会采用沉积多晶和二氧化硅薄膜的方式进行背封处理。通过背封处理后的衬底,虽然可以大大降低自掺杂的发生,但是由于二氧化硅薄膜会对硅衬底产生一个应力,从而使硅衬底发生一定程度的变形。而随着国内集成电路产业的迅速发展,硅衬底材料的需求量也越来越大,质量要求越来越严格,特别高端集成电路及器件制造,需要高精度的光刻制程,这就对硅衬底抛光片有更为严苛几何参数要求,如STIR、BOW、WARP等,其中BOW、WARP就是与背封过程紧密相关的表征硅基衬底宏观形变量的两个重要指标。硅基衬底因为背封二氧化硅薄膜产生了较大应力,BOW、WARP值会增加很多,在IC制造的光刻制程就会出现难以对焦或者虚焦的问题,影响后道制程和良率。

所以如何既能保证背封二氧化硅薄膜的作用,同时又不致使硅衬底产生较大变形,从而满足高精度光刻制程要求,成为各衬底以及IC制造厂商都非常关注的问题。本发明就是针对以上问题,在背封后对二氧化硅薄膜进行特殊的处理,从而降低二氧化硅薄膜对硅衬底的应力影响。

发明内容

本发明提供一种用于降低硅基背封抛光片应力的方法,适用于6英寸、8英寸重掺杂背封抛光片制程,以降低二氧化硅薄膜应力,改善硅衬底抛光片的BOW和WARP值,从而满足IC制造中更高精度的光刻制程。

为实现上述目的,本发明采用以下技术方案:

一种用于降低硅基背封抛光片应力的方法,包括以下步骤:

(1)制作与硅衬底二氧化硅薄膜尺寸匹配的蓝膜,对蓝膜进行设计,保留边缘区域的完整性,而将中心区域按照一定的图案形状开孔,制成图案蓝膜;

(2)将该蓝膜贴附在背封完成的硅衬底二氧化硅薄膜上,在保证边缘二氧化硅薄膜完整性的同时,采用腐蚀剂将硅衬底中心区域按照图案形状去除部分二氧化硅薄膜;

(3)将腐蚀后的硅衬底用热腐蚀剂去除掉蓝膜,制成图案薄膜。

在本发明中,在所述步骤(1)中,所述图案形状可以为一个大的圆孔或者多个小的圆孔。优选地,所述图案形状外缘距离蓝膜边缘的距离为20mm~30mm。

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