[发明专利]双外延层的制造方法有效
申请号: | 201911314068.6 | 申请日: | 2019-12-19 |
公开(公告)号: | CN111106067B | 公开(公告)日: | 2022-03-18 |
发明(设计)人: | 刘厥扬;胡展源 | 申请(专利权)人: | 上海华力集成电路制造有限公司 |
主分类号: | H01L21/8238 | 分类号: | H01L21/8238;H01L27/092;H01L29/78;H01L21/336 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 郭四华 |
地址: | 201315 上海市浦东新区中国(上*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 外延 制造 方法 | ||
1.一种双外延层的制造方法,其特征在于,包括如下步骤:
步骤一、提供形成有鳍体的硅衬底,在所述鳍体之间形成有浅沟槽,在所述浅沟槽中填充有场氧,所述场氧的顶部表面低于所述鳍体的顶部表面使所述鳍体的顶部露出;在所述硅衬底上形成包括氮化硅的第一硬质掩膜层,所述第一硬质掩膜层覆盖在各所述鳍体的顶部表面和侧面;
步骤二、光刻定义出第一含硅外延层的形成区域,对所述第一硬质掩膜层进行刻蚀将所述第一含硅外延层的形成区域的所述鳍体顶部表面的所述第一硬质掩膜层去除,所述第一含硅外延层的形成区域的所述鳍体的侧面保留有所述第一硬质掩膜层;第二含硅外延层的形成区域的各所述鳍体的顶部表面和侧面覆盖有所述第一硬质掩膜层;
步骤三、进行外延生长在所述第一含硅外延层的形成区域中的所述鳍体的顶部形成所述第一含硅外延层;在生长所述第一含硅外延层的过程中,所述第一硬质掩膜层的氮化硅会产生硅悬挂键;
步骤四、去除所述第一硬质掩膜层,以消除所述第一硬质掩膜层的硅悬挂键在后续的所述第二含硅外延层的生长工艺中形成缺陷;
步骤五、在所述硅衬底上形成包括氮化硅的第二硬质掩膜层;将所述第二含硅外延层的形成区域的各所述鳍体的顶部表面的所述第二硬质掩膜层去除;
步骤六、进行外延生长在所述第二含硅外延层的形成区域中的所述鳍体的顶部形成所述第二含硅外延层;
步骤七、去除所述第二硬质掩膜层。
2.如权利要求1所述的双外延层的制造方法,其特征在于:步骤一中,形成所述第一硬质掩膜层中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。
3.如权利要求2所述的双外延层的制造方法,其特征在于:步骤一中,形成所述第一硬质掩膜层的氮化硅时还包括结尾处理,所述结尾处理用于减少或消除所述第一硬质掩膜层中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出。
4.如权利要求3所述的双外延层的制造方法,其特征在于:所述结尾处理采用NH3搭配真空处理;或者,所述结尾处理采用N2搭配真空处理。
5.如权利要求1所述的双外延层的制造方法,其特征在于:步骤五中,形成所述第二硬质掩膜层中的氮化硅时采用二氯甲硅烷或硅烷作为硅源。
6.如权利要求5所述的双外延层的制造方法,其特征在于:步骤五中,形成所述第二硬质掩膜层的氮化硅时还包括结尾处理,所述结尾处理用于减少或消除所述第二硬质掩膜层中的氮化硅的硅悬挂键且使残留的硅悬挂键不露出。
7.如权利要求6所述的双外延层的制造方法,其特征在于:所述结尾处理采用NH3搭配真空处理;或者,所述结尾处理采用N2搭配真空处理。
8.如权利要求1所述的双外延层的制造方法,其特征在于:步骤四中采用磷酸去除所述第一硬质掩膜层中的氮化硅;步骤七中采用磷酸去除所述第二硬质掩膜层中的氮化硅。
9.如权利要求1所述的双外延层的制造方法,其特征在于:所述第一含硅外延层为SiP外延层,所述第一含硅外延层的形成区域用于形成NMOS管,所述第一含硅外延层用于提高所述NMOS管的沟道区的载流子的迁移率。
10.如权利要求9所述的双外延层的制造方法,其特征在于:所述第二含硅外延层为SiGe外延层,所述第二含硅外延层的形成区域用于形成PMOS管,所述第二含硅外延层用于提高所述PMOS管的沟道区的载流子的迁移率。
11.如权利要求10所述的双外延层的制造方法,其特征在于:步骤一中,在所述鳍体上还形成有第一栅极结构,所述第一栅极结构覆盖在对应的所述鳍体的区域段中的侧面或者侧面和顶部表面。
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H01L21-02 .半导体器件或其部件的制造或处理
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