[发明专利]一种基于FPGA的分布式系统时钟同步控制器

说明书

本发明公开了一种基于FPGA的分布式系统时钟同步控制器，包括数据帧接收模块、余度接收控制模块、业务帧处理模块、保序处理模块、集群检测模块、选优模块、状态机模块、调度器模块、时钟修正模块以及数据帧发送模块；本发明提供的同步控制器采用FPGA硬件即可实现时钟同步，相比于以往采样软件模拟的同步方式，同步精度更高，并且提高了数据处理速度，降低了网络延迟。

技术领域

本发明涉及时钟同步控制器，具体涉及一种基于FPGA的分布式系统时钟同步控制器。

背景技术

近年来，随着航空、航天等高端装备的电子系统都在由以前的分立式、联合式体系架构朝着网络化、综合化、分布式的开放体系架构方向发展，时间触发网络得到越来越多的重视，时间触发网络是一种在交换式网络环境下的时间触发通信技术，并严格按照整合周期和预先规划好的发送时间点进行业务调度，具备高可靠、确定性传输，同时具有良好的兼容性和高带宽，能够满足未来高端装备分布式综合电子系统的组网通信需求。

在分布式系统中，时间触发通信严格按照时刻调度表进行调度，因此时钟同步机制就显得格外重要，时钟同步精度越高，系统的通信抖动就越低，系统可靠性就越高。该时钟同步详细定义了同步流程以及容错控制机制，为高可靠、高精度的网络时钟同步提供了一套完整的设计机制。在时钟同步过程中定义了三种重要网络构件，包括：(1)同步控制器(Synchronization Master，SM)，时钟同步请求的发起者，也是本地时钟同步的执行者；(2)同步集中器(Compression Master，CM)，响应SM发起的时钟同步请求，担任全局时钟的仲裁者角色，生成全局统一时间，通常同步集中器为交换机；(3)同步客户端(SynchronizationClient，SC)，被动接收网络时钟同步要求，进行本地时钟同步。

目前针对分布式系统时钟同步控制器的研究大都停留在软件和仿真层面，软件方式由于时间精度有限，导致同步精度在毫秒级别，其无法满足高端装备的实际需求。

发明内容

本发明的目的在于提供一种基于FPGA的分布式系统时钟同步控制器，用以解决现有技术中时钟同步控制器为软件模拟方法，存在同步精度不高的问题。

为了实现上述任务，本发明采用以下技术方案：

一种基于FPGA的分布式系统时钟同步控制器，所述的同步控制器采用FPGA芯片实现，所述的同步控制器包括数据帧接收模块、余度接收控制模块、业务帧处理模块、保序处理模块、集群检测模块、选优模块、状态机模块、调度器模块、时钟修正模块以及数据帧发送模块；

所述的数据帧接收模块用于同时获取两路数据帧后，将两路数据帧分别加入本地时标，获得两路加入本地时标后的数据帧；对两路加入本地时标后的数据帧进行完整性检测后输入至余度接收控制模块；

所述的余度接收控制模块用于将两路加入本地时标后的数据帧中首先到达余度接收控制模块的数据帧作为有效数据帧，将另外一个加入本地时标后的数据帧剔除；其中所述的有效数据帧包括多个PCF帧、TT帧以及BE帧，其中每个PCF帧包括成员关系值以及透明时钟字段；

所述的余度接收控制模块还用于将所述的有效数据帧中的多个PCF帧发送给保序处理模块；

所述的余度接收控制模块还用于对所述的有效数据帧中的TT帧进行余度处理，获得余度处理后的TT帧；

所述的余度接收控制模块还用于将所述的余度处理后的TT帧以及有效数据帧中的BE帧发送给业务帧处理模块；

所述的业务帧处理模块用于将所述的BE帧以及余度处理后的TT帧进行缓存；

所述的保序处理模块用于对所述的多个PCF帧按照每个PCF帧对应的保序点时间先后顺序进行排序，获得保序处理后的多个PCF帧；所述的每个PCF帧对应的保序点由该帧的实际接收点与该帧对应的透明时钟字段计算得到；