[发明专利]移位寄存器单元、栅极驱动电路及显示装置

权利要求书

1.一种移位寄存器单元，其特征在于，包括：

输入电路、降噪电路、节点控制电路、放电控制电路以及输出电路；

所述输入电路与上拉节点相连，配置为将输入信号提供至所述上拉节点；

所述节点控制电路与所述上拉节点以及下拉节点相连，配置为在所述上拉节点的电平的控制下，对所述下拉节点的电平进行控制；

所述降噪电路与所述上拉节点、所述下拉节点以及所述放电控制电路相连，配置为在所述下拉节点的电平的控制下，对所述上拉节点进行降噪；

所述输出电路与所述上拉节点以及输出端相连，配置为根据所述上拉节点的电平的控制下，将输出信号在所述输出端输出；

所述放电控制电路与输入端以及所述降噪电路相连，配置为在所述输入端的电平控制下，在所述上拉节点充电过程中，增大所述上拉节点的电压拉低信号的下降沿；

所述放电控制电路包括第一支路，所述第一支路，包括：

第一晶体管以及第二晶体管；

所述第一晶体管的第一极与所述降噪电路相连，所述第一晶体管的控制极与所述输入端相连，所述第一晶体管的第二极与所述第二晶体管的第一极相连以及所述第二晶体管的控制极相连；

所述第二晶体管的第二极与第一电压端相连。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述放电控制电路包括第二支路。

3.根据权利要求2所述的移位寄存器单元，其特征在于，所述第二支路，包括：

第三晶体管、第四晶体管以及第五晶体管；

所述第三晶体管的控制极以及第一极与第二电压端相连，所述第三晶体管的第二极与所述第四晶体管的第一极以及所述第五晶体管的控制极相连；

所述第四晶体管的控制极与所述输入端相连，所述第四晶体管的第二极与所述第一电压端相连；

所述第五晶体管的第一端与所述降噪电路相连，所述第五晶体管的第二端与所述第一电压端相连。

4.根据权利要求3所述的移位寄存器单元，其特征在于，所述降噪电路，包括：

第六晶体管，所述第六晶体管的第一极与所述上拉节点以及所述节点控制电路相连，所述第六晶体管的控制极与所述下拉节点相连，所述第六晶体管的第二极与所述放电控制电路相连；

所述第五晶体管的沟道宽长比大于所述第六晶体管的沟道宽长比，所述第一晶体管的沟道宽长比或者所述第二晶体管的沟道宽长比小于所述第六晶体管的沟道宽长比。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉节点包括第一下拉节点以及第二下拉节点，所述节点控制电路包括：

第一节点控制子电路以及第二节点控制子电路；

所述第一节点控制子电路与第三电压端、第一下拉节点、所述上拉节点以及所述第一电压端相连；

所述第二节点控制子电路与第四电压端、第二下拉节点、所述上拉节点以及所述第一电压端相连；

其中，所述第三电压端与所述第四电压端在同一时钟信号的周期内提供的信号的极性相反。

6.根据权利要求5所述的移位寄存器单元，其特征在于，所述降噪电路，包括：

第一降噪子电路以及第二降噪子电路；

所述第一降噪子电路包括：第七晶体管以及第八晶体管，所述第七晶体管的第一极以及所述第八晶体管的第一极与所述上拉节点以及所述第一节点控制子电路相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连，所述第七晶体管的第二极以及所述第八晶体管的第二极与所述放电控制电路相连；

所述第二降噪子电路包括：第九晶体管以及第十晶体管，所述第九晶体管的第一极以及所述第十晶体管的第一极与所述输出电路相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连，所述第九晶体管的第二极以及所述第十晶体管的第二极与所述第二节点控制电路相连。