[发明专利]对集成电路设计进行分析的方法、装置、终端及存储介质

权利要求书

1.一种对集成电路设计进行分析的方法，包括：

确定与待测试的集成电路设计对应的时间信息流模型，包括：确定所述集成电路设计对应的门级网表，将预存储的多个子时间信息流模型与所述门级网表对应的多个基本逻辑单元进行匹配，得到匹配成功的多个子时间信息流模型，其中，多个子时间信息流模型分别与门级网表对应的多个基本逻辑单元一一对应，且任一子时间信息流模型包括与该任一子时间信息流模型对应的运算规则，运算规则为多个输入信号各自的值、多个输入信号各自的输入时间属性标签，以及该任一子时间信息流模型针对多个输入信号输出的输出时间属性标签之间的对应关系，依据所述门级网表中多个基本逻辑单元相互间的连接关系，对多个所述子时间信息流模型进行连接处理，得到与所述集成电路设计对应的时间信息流模型；

基于多个测试条件，确定所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签，任一测试条件包括多个测试输入信号各自的值，以及多个所述测试输入信号各自对应的输入时间属性标签；

依据所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签，对所述集成电路设计的时间信息流进行分析。

2.根据权利要求1所述的对集成电路设计进行分析的方法，其特征在于，所述将预存储的多个子时间信息流模型，与所述门级网表对应多个基本逻辑单元进行匹配，确定多个子时间信息流模型之前，所述方法还包括：

确定针对任一子时间信息流模型的多个输入信号各自的输入时间属性标签；

当确定输入至该任一子时间信息流模型对应的，基本逻辑单元的逻辑函数的多个所述输入信号各自的值时，确定所述逻辑函数针对多个所述输入信号输出的第一信号输出值；

当输入至所述逻辑函数的多个所述输入信号中任一输入信号的值发生改变时，确定所述逻辑函数输出信号的第二信号输出值；

若所述第一信号输出值与所述第二信号输出值不一致，则将所述输入信号中取值发生改变的输入信号，确定为该任一子时间信息流模型对应的基本逻辑单元的关键输入信号，直至得到该任一子时间信息流模型的多个关键输入信号；

基于多个所述关键输入信号各自的值，以及多个关键输入信号各自的输入时间属性标签，并依据该任一子时间信息流模型针对多个所述关键输入信号输出的输出时间属性标签，确定该任一子时间信息流模型对应的运算规则。

3.根据权利要求1所述的对集成电路设计进行分析的方法，其特征在于，所述依据所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签，对所述集成电路设计的时间信息流进行分析，包括以下至少一项：

若所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签中至少一个不一致，则生成所述待测试集成电路设计存在时间侧信道的提示信息；

若所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签均一致，则利用预定求解器对多个所述测试条件进行处理，以确定多个所述测试条件下所述时间信息流模型输出的预定数量的输出时间属性标签。

4.一种对集成电路设计进行分析的装置，包括：

模型确定模块，用于确定与待测试的集成电路设计对应的时间信息流模型，包括：确定所述集成电路设计对应的门级网表，将预存储的多个子时间信息流模型与所述门级网表对应的多个基本逻辑单元进行匹配，得到匹配成功的多个子时间信息流模型，其中，多个子时间信息流模型分别与门级网表对应的多个基本逻辑单元一一对应，且任一子时间信息流模型包括与该任一子时间信息流模型对应的运算规则，运算规则为多个输入信号各自的值、多个输入信号各自的输入时间属性标签，以及该任一子时间信息流模型针对多个输入信号输出的输出时间属性标签之间的对应关系，依据所述门级网表中多个基本逻辑单元相互间的连接关系，对多个所述子时间信息流模型进行连接处理，得到与所述集成电路设计对应的时间信息流模型；

测试输出模块，用于基于多个测试条件，确定所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签，任一测试条件包括多个测试输入信号各自的值，以及多个测试输入信号各自的输入时间属性标签；

分析处理模块，用于依据所述时间信息流模型输出的，与多个测试条件分别对应的输出时间属性标签，对所述集成电路设计的时间信息流进行分析。