[发明专利]改善OTP性能的方法

说明书

本发明公开了一种改善OTP性能的方法，在形成PMOS的P型轻掺杂漏区或者重掺杂P型区时，降低倾斜注入的注入能量及注入剂量。所述方法还包括，在形成PMOS的P型轻掺杂漏区之前做栅极侧墙时，降低栅极介质层的厚度，即降低栅极侧墙的厚度。本发明所述的改善OTP性能的方法，通过降低P型轻掺杂漏区的注入能量和注入剂量，能改善OTP性能失效；通过降低栅极侧墙的厚度，能改善弱编程性能。同时在CMOS中的NMOS管，其N型轻掺杂漏区的注入剂量降低，以调整NMOS管的饱和漏电流，减小热载流子效应。所述方法还包括通过阈值电压调节注入来将器件的阈值电压调节到目标值。

技术领域

本发明涉及半导体集成电路领域，特别是指一种改善存储器产品OTP性能的方法。

背景技术

在目前的半导体应用领域中，OTP（One Time Program,一次编程)以其和CMOS工艺兼容性高，不增加光刻层数，价格便宜，得到了很多小容量产品设计者的青睐。

目前市场主流的OTP是一个cell单元由PMOS的选择管和PMOS的浮栅管组成，如图1所示，器件包含有4路端口：SG,SL,BL,NW。由于两个管子做在同一个N阱里，没有不同阱之间的隔离考虑，cell的尺寸可以做的很小，尤其对于一些较大容量的产品，更具吸引力。

PMOS OTP的工作原理：在读操作时，PMOS的浮栅是在编程后被充电，cell保持开启状态。PMOS OTP中的开启状态是指，在位线BL上加上-VPP的高电压产生HCI（热载流子注入），产生的热电子扫入浮栅中，加上N阱，位线BL和源端共同耦合的电容，使得cell电流较大，OTP开启。未编程的cell单元的浮栅无电荷，cell保持关闭状态。

编程操作时，伴随沟道热电子注入，浮栅的电势会被浮栅充电或者被漏端、源端以及阱端所耦合。

OTP芯片有两种编程过程：第一种为“1”编程即Program“1”，这种“1”编程为从擦除(ERASE)后的信息“0”编程为信息“1”,第二种为“0”编程Program“0”，为从信息“0”编程为信息“0”。Program“1”是一种强编程操作，它能将OTP单元的状态由“0”变成“1”。Program“0”是一种伴随Program“1”发生的弱编程操作（weak program），在规范的弱编程操作中，它不会将OTP单元状态由“0”变成“1”，但具有弱的编程效应，多次非规范的Program“0”累积操作，会使SONOS单元状态由“0”变成“1”。Program“0”的弱编程效应与VPOS值大小存在相关性，并且这种相关性在编程时间上具有较好分辨率。

在半导体制造过程中，双PMOS的OTP的产品一般会遇到干扰和弱编程两个问题，这两个问题是互相矛盾的。PMOS器件调快，抗干扰性能变差，弱编程改善，反之亦然。

如图2所示，是现有CP测试出的电子芯片分类图（mapping），测试结果显示大量的bin30、bin32、bin2、bin3、bin34,其中bin32的缺陷是干扰异常，bin2、bin3、bin34是弱编程问题（weak program），整体良率较低。

发明内容

本发明所要解决的技术问题在于提供一种改善OTP性能的方法，提高抗干扰能力的同时兼顾解决弱编程的问题。

为解决上述问题，本发明所述的改善OTP性能的方法，是在形成PMOS的P型轻掺杂漏区或者重掺杂P型区时，降低倾斜注入的注入能量及注入剂量。

进一步的改进是，所述的注入能量减小10～20%。

进一步的改进是，所述的注入剂量降低20～30%。

进一步的改进是，所述的降低倾斜注入的注入能量及注入剂量能改善OTP干扰失效。