[发明专利]一种抗单粒子加固CML发送器

权利要求书

1.一种抗单粒子加固的CML发送器，其特征在于，包括：数字三模处理模块、SR偏置模块、DR偏置模块、表决-延时-差分驱动模块、输出上拉模块；

数字三模处理模块：收外部输入的数据信号D，在时钟信号CLK控制下对输入数据信号D进行采样，产生三组相同的输出信号Q1、Q2和Q3；数字三模处理模块对输出信号Q1、Q2和Q3进行二次采样，产生经过延时的三组相同的输出信号QD1、QD2和QD3，将输出信号Q1、Q2、Q3、QD1、QD2和QD3传输至表决-延时-差分驱动模块进行处理；

共有10个完全相同的表决-延时-差分驱动模块，其中6个用于接收Q1、Q2和Q3信号，其余4个接收QD1、QD2和QD3信号；Q1、Q2、Q3为当前时刻发送的数据；QD1、QD2、QD3为前一时刻已经发送的数据；

4个接收QD1、QD2和QD3信号的表决-延时-差分驱动模块其输出电流极性连接方式与6个接收Q1、Q2和Q3信号的表决-延时-差分驱动模块其输出电流极性连接方式相反，使得当Q1、Q2和Q3信号与QD1、QD2和QD3信号相同时，一部分电流相互抵消，总输出电流较小；当Q1、Q2和Q3信号与QD1、QD2和QD3信号不同时，不存在电流相互抵消的情况，总输出电流较大；

数字三模处理模块、SR偏置模块、DR偏置模块和输出上拉模块均分别连接10个表决-延时-差分驱动模块；

表决-延时-差分驱动模块首先对接收的信号Q1、Q2和Q3进行多数表决，产生内部信号Q；然后通过LATCH产生信号QD与QDN，QD与Q同相，QDN与Q反相；最后，使用QD与QDN控制输出差分对，使尾电流流向VOP或VON，产生不同的输出状态；

表决-延时-差分驱动模块在产生QD与QDN的过程中，在其中增加延时，其延时受偏置电压控制；

SR偏置模块产生10个不同的偏置电压，使表决-延时-差分驱动模块在信号传输路径上增加10个不同的延时；当输出端VOP与VON改变状态时，其输出状态将随着10个表决-延时-差分驱动模块的状态逐淅改变。

2.根据权利要求1所述的一种抗单粒子加固的CML发送器，其特征在于，所述数字三模处理模块，包括：D触发器D300、D触发器D301、D触发器D302、D触发器D303、D触发器D304、D触发器D305；

D触发器D300、D触发器D302、D触发器D304为一组三模冗余单元，在时钟信号CLK控制下对输入数据信号D进行采样，输出分别为Q1、Q2、Q3；D触发器D301、D触发器D303、D触发器D305分别对Q1、Q2、Q3进行再次采样，输出QD1、QD2、QD3。