[发明专利]一种抗单粒子加固CML发送器

说明书

一种抗单粒子加固的CML发送器，包括：数字三模处理模块、DR偏置模块、SR偏置模块、表决‑延时‑差分模块、输出上拉模块等模块。采用多模备份的方式对内部模块进行抗单粒子加固，可以保证空间应用的可靠性。此外，本发明的CML发送器的SlewRate是可控制的，可以改善信号质量，保证可靠的数据传输。

技术领域

本发明涉及一种抗单粒子加固CML发送器，属于集成电路技术领域。

背景技术

随着电子系统复杂度的增加，系统间数据交换量越来越大，对芯片间的接口提出了更高的要求。高速SerDes接口可以完成实现芯片间的高速通信，因此得到广泛的应用。

高速SerDes接口分为发送器和接收器两个组成部分，其中发送器通常采用CML的形式发送数据，其基本结构如图1所示。NMOS管N110与NMOS 管N111组成一组开关，任一时刻只能有一只NMOS管处于导通状态。通过这个的方式，电流源C100的电流只能流过NMOS管N110或NMOS管N111，这样当电流通过传输线传输至终端电阻时，电流的方向不同，代表不同的数字状态(“0”或”1”)，实现信号的传输。为了确定输出端的电平，并提高信号完整性，在CML发送端通常加入两个端接电阻，如图中电阻R120与电阻R121。

传统的CML发送器在地面环境中可以可靠的工作，保证误码率在可接受的范围内。但航天应用领域，由于单粒子效应，瞬态错误率持续增加，误码率已经不可接受。在电路设计中应用加固技术，以适当的性能开销为代价进行抗单粒子加固设计，是实现在空间辐射环境中高可靠运行的必要手段。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提出了一种抗单粒子加固CML发送器，为航天应用领域高速SerDes发送器的一个实现方案。采用多模备份的方式进行抗单粒子加固设计，可缓解空间应用中的单粒子效应问题。

本发明的技术方案是：

一种抗单粒子加固CML发送器，包括：数字三模处理模块、SR偏置模块、 DR偏置模块、表决-延时-差分驱动模块、输出上拉模块；

数字三模处理模块：收外部输入的数据信号D，在时钟信号CLK控制下对输入数据信号D进行采样，产生三组相同的输出信号Q1、Q2和Q3；数字三模处理模块对输出信号Q1、Q2和Q3进行二次采样，产生经过延时的三组相同的输出信号QD1、QD2和QD3，将输出信号Q1、 Q2、Q3、QD1、QD2和QD3传输至表决-延时-差分驱动模块进行处理；

共有10个完全相同的表决-延时-差分驱动模块，其中6个用于接收Q1、 Q2和Q3信号，其余4个接收QD1、QD2和QD3信号；Q1、 Q2、Q3为当前时刻发送的数据；QD1、QD2、QD3为前一时刻已经发送的数据；

4个接收QD1、QD2和QD3信号的表决-延时-差分驱动模块其输出电流极性连接方式与6个接收Q1、Q2和Q3信号的表决-延时-差分驱动模块其输出电流极性连接方式相反，使得当Q1、Q2和Q3信号与 QD1、QD2和QD3信号相同时，一部分电流相互抵消，总输出电流较小；当Q1、Q2和Q3信号与QD1、QD2和QD3信号不同时，不存在电流相互抵消的情况，总输出电流较大；

数字三模处理模块、SR偏置模块、DR偏置模块和输出上拉模块均分别连接10个表决-延时-差分驱动模块；

表决-延时-差分驱动模块首先对接收的信号Q1、Q2和Q3进行多数表决，产生内部信号Q；然后通过LATCH产生信号QD与QDN，QD与Q 同相，QDN与Q反相；最后，使用QD与QDN控制输出差分对，使尾电流流向VOP或VON，产生不同的输出状态；

表决-延时-差分驱动模块在产生QD与QDN的过程中，在其中增加延时，其延时受偏置电压控制；