[发明专利]正负压接口的静电放电钳位保护元件

说明书

本发明公开了一种正负压接口的静电放电钳位保护元件，包括一半导体基片、第一接口端，第一n阱的上部自左向右依次设置有第一n型重掺杂区、第一p型重掺杂区、第二n型重掺杂区；第一n阱与第一p阱的相邻部的上部设置有第三p型重掺杂区；第二n阱与第一p阱的相邻部的上部设置有第四p型重掺杂区；第二p型重掺杂区和第四n型重掺杂区接地；第一n型重掺杂区和第一p型重掺杂区分别与第一接口端电连接，第一接口端用于与正负压接口电连接。本发明可以防止管脚出现负压导致芯片中电流的倒灌，带有无回闪的结构阻止了芯片正常工作时类似latch up现象的发生。

技术领域

本发明属于静电放电保护技术领域，尤其涉及一种正负压接口的静电放电钳位保护元件。

背景技术

对于正负压接口的ESD防护，往往采用高压的二极管方案，即通过背靠背的二极管挂在input/output pin(输入/输出引脚)上进行ESD防护。但是二极管的反向导通电阻很大，在能量注入一定的前提下，电阻越大，流过的电流就会越小，泄放ESD电流的能力就会越弱，解决此问题在于加大二极管的面积来降低其导通电阻，是芯片面积变的很大。另外，还可以通过stacked NMOS(堆叠NMOS)方案来进行ESD防护，如果是20V的电源电压，而NMOS的junction breakdown voltage(结击穿电压)是8V，那就要串联三个反相的NMOS和三个正向的NMOS，这样在layout(布图)实现上会占用很大的面积，不利于芯片的集成，而且NMOS寄生的NPN会发生快速回闪的现象，芯片在正常工作的情况下遇到ESD事件会有类似latch up(闩锁效应)现象，最终导致信号无法正常输入或者芯片销毁的情况。

发明内容

本发明要解决的技术问题是为了克服现有技术中正负压接口的ESD防护器件易发生回闪现象的缺陷，提供一种正负压接口的静电放电钳位保护元件。

本发明是通过下述技术方案来解决上述技术问题：

本发明一种正负压接口的静电放电钳位保护元件，包括一半导体基片、第一接口端，半导体基片的上部设置有第一掺杂区域，第一掺杂区域包括依次相邻的第一n阱、第一p阱、第二n阱；

第一n阱的上部自左向右依次设置有第一n型重掺杂区、第一p型重掺杂区、第二n型重掺杂区；

第二n阱的上部自左向右依次设置有第三n型重掺杂区、第二p型重掺杂区、第四n型重掺杂区；

第一n阱与第一p阱的相邻部的上部设置有第三p型重掺杂区；第二n阱与第一p阱的相邻部的上部设置有第四p型重掺杂区；

第二p型重掺杂区和第四n型重掺杂区接地；

第一n型重掺杂区和第一p型重掺杂区分别与第一接口端电连接，

第一接口端用于与正负压接口电连接。

较佳地，正负压接口的静电放电钳位保护元件还包括第二p阱，第二p阱为U形，第二p阱包围第一掺杂区域。

较佳地，第二p阱的下方设置有NBL(n型埋层)。

较佳地，第一n阱、第一p阱、第二n阱和第二p阱的上表面均设置有FOX(场氧化层)。

较佳地，第一n阱和第二n阱均为标准n阱。

较佳地，第一p阱为标准p阱。

较佳地，第二p阱为高压p阱。

较佳地，正负压接口的静电放电钳位保护元件还包括设置于NBL的下方的p型衬底区。

较佳地，半导体基片为左右对称结构。