[发明专利]内存接口写入均衡的控制方法及装置

说明书

本发明公开了内存接口写入均衡的控制方法及装置，属于通信技术领域。本发明的内存接口写入均衡的控制方法及装置，在控制采样信号以预设延时步进发送至内存装置的过程中，基于每一延时步进对应的采样信号的有效电平，生成第一预设长度的采样信息；对采样信息进行分析，根据采样信息中有效电平之和最大的区域位置确定采样信号的写入均衡相位值，从而屏蔽在采样过程中因抖动、噪声等干扰造成的采样错误，进而确定采样信号的最佳延时位置，自适应性强。

技术领域

本发明涉及通信技术领域，尤其涉及一种内存接口写入均衡的控制方法及装置。

背景技术

写入均衡(write leveling)是电子工业协会(JEDEC)制定的一项指标。所谓写入均衡是指在数据发送写方向的采样数据时钟和DRAM(动态随机存取存储器)外部总线工作时钟必须处于同相位状态(例如DDR4标准JEDEC79-4B中的tDQSS指标)，以便数据在写入时能在存储器内进行采样时钟和数据均相对总线工作时钟进行对齐，从而保证DDR(DoubleData Rate，双倍速率)存储器能够正确的写入数据。

目前在产品生产过程中，为了达到写入均衡这一指标，获取的最佳值(如：采样数据时钟)只能针对单一的应用场景，无法适应不同板级走线风格，屏蔽抖动、噪声等干扰，造成延时差异，应用场景的局限性强。由于写入均衡训练在其它读写训练之前，若获取到错误的最佳值会导致后级其它参数的训练出错，从而会影响整个DDR接口的后续读写过程，最终导致读写失败。

发明内容

针对现有写入均衡训练易受到抖动、噪声等干扰的问题，现提供一种旨在自适应能力强，可屏蔽抖动、噪声等干扰的内存接口写入均衡的控制方法及装置。

本发明提供了一种内存接口写入均衡的控制方法，包括：

将采样信号以预设延时步进发送至内存装置；

根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；

获取所述采样信息中有效电平之和最大的区域位置；

根据所述区域位置确定所述采样信号的写入均衡延时步进。

优选的，将采样信号以预设延时步进发送至内存装置，包括：

从所述采样信号的初始位置起始，每次增加预设延时步进，将所述采样信号发送至内存装置，直至延时步进达到第二预设长度。

优选的，根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息，包括：

对每一延时步进对应的采样信号进行N次采样，获取每一次采样的电平值；其中，N为奇数；

在N次采样中，将相同电平值的采样次数累加，将大于(N-1)/2的累加采样次数对应的电平值作为有效电平；

依据所述延时步进的顺序将每一所述延时步进对应的所述采样信号的有效电平组合，生成所述第一预设长度的采样信息。

优选的，获取所述采样信息中有效电平之和最大的区域位置，包括：

在所述采样信息中获取第三预设长度的有效电平之和最大的区域位置。

优选的，根据所述区域位置确定所述采样信号的写入均衡延时步进，包括：

所述区域位置为起始点为有效电平为1的区域位置，根据所述区域位置的起始点对应的所述采样信号的延时步进，获取所述采样信号的写入均衡相位值。

本发明还提供了一种内存接口写入均衡的控制装置，包括：

控制单元，用于将采样信号以预设延时步进发送至内存装置；

生成单元，用于根据每一延时步进对应的所述采样信号的有效电平，生成第一预设长度的采样信息；