[发明专利]一种连续读写模式下的单口RAM转伪双口RAM的实现方法

权利要求书

1.一种连续读写模式下的单口RAM转伪双口RAM的实现方法，其特征在于，所述实现方法由一片FPGA芯片和一片单口RAM实现，所述单口RAM选用IS61WV102416BLL，所述FPGA芯片选用EP4CE15F17C8，所述FPGA芯片内设置有读驱动模块、写驱动模块、仲裁模块、读取FIFO模块和写入FIFO模块，利用一片单口RAM，通过FPGA芯片的读取FIFO模块和写入FIFO模块进行读写数据的缓存，并加入仲裁机制进行数据线和地址线的分时复用，实现伪双口RAM的目的，具体实现方法如下：

①读写驱动模块：读写驱动模块直连IS61WV102416BLL，实现单口RAM的读写时序，完成底层驱动；

②仲裁模块：仲裁模块的主要功能是根据读取FIFO模块和写入FIFO模块的读写需求和读写总线的占用情况，合理调度分配单口RAM的总线资源，进行分时复用，其工作原理如下：在读取FIFO模块和写入FIFO模块中设置多个近空和近满阈值，读取FIFO模块随着外部接口将数据读出，读取FIFO模块内部的缓存数据越来越少，缓存数据量低于不同的阈值时向仲裁模块发送不同优先等级的读请求信号，同理，写入FIFO模块随着外部接口将数据写入，写入FIFO模块内部的缓存数据越来越多，缓存数据量高于不同的阈值时向仲裁模块发送不同优先等级的写请求信号，仲裁模块根据读写请求信号的优先等级，分配不同的时间片资源去读写单口RAM；

③读取FIFO模块和写入FIFO模块：读取FIFO模块和写入FIFO模块对外扩展了一套数据总线和地址总线，实现了伪双口RAM的接口，可以满足两个处理器分别对它进行读和写，并且，读取FIFO模块和写入FIFO模块能够对外部的读写数据进行缓冲，保证数据读写的实时性和并行性，这两个模块会监测内部缓存的数据量，并向仲裁模块发送不同优先级的请求，保证读写过程不被阻塞。

2.根据权利要求1所述的一种连续读写模式下的单口RAM转伪双口RAM的实现方法，其特征在于：所述单口RAM的读写共用一套数据、地址总线，读写必须分时操作。

3.根据权利要求1所述的一种连续读写模式下的单口RAM转伪双口RAM的实现方法，其特征在于：所述IS61WV102416BLL是一款1M*16Bits的高速异步单口RAM，它采用CMOS技术，具有可靠性高、低功耗等优点。

4.根据权利要求1所述的一种连续读写模式下的单口RAM转伪双口RAM的实现方法，其特征在于：所述②中，高优先级的请求信号可以打断分配给低优先级请求信号的时间片，低优先级的请求信号不能打断分配给高优先级的请求信号的时间片。