[发明专利]基于FPGA的时延可设的时间间隔测量装置及测量方法有效

专利信息
申请号: 201911390755.6 申请日: 2019-12-30
公开(公告)号: CN111061145B 公开(公告)日: 2022-07-05
发明(设计)人: 陈建平;吴龟灵;胡亮 申请(专利权)人: 嘉兴泰传光电有限公司
主分类号: G04F10/04 分类号: G04F10/04
代理公司: 上海恒慧知识产权代理事务所(特殊普通合伙) 31317 代理人: 张宁展
地址: 314200 浙江省嘉兴市平*** 国省代码: 浙江;33
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摘要:
搜索关键词: 基于 fpga 时延可设 时间 间隔 测量 装置 测量方法
【权利要求书】:

1.一种基于FPGA的时延可设的时间间隔测量装置,其特征在于包括FPGA模块,所述的FPGA模块具有信号1输入端口,信号2输入端口,所述的FPGA模块的输出端分别经第一路TDC7200模块、第二路TDC7200模块通过SPI总线和单片机相连,所述的FPGA模块与所述的单片机通过串口通信的方式相连;所述的单片机按下列公式计算信号1和信号2的时间间隔t间隔:t间隔=t1+nT-tr-t2,且延迟后的停止计数的时间落后于开始计数的时间,t1为信号1的延时,t2为信号2的延时,tr为设置的延时,n为从信号1开始计数信号到此停止计数信号之间的时钟周期T的总计数。

2.利用权利要求1所述的基于FPGA的时延可设的时间间隔测量装置测量时间间隔的方法,其特征在于该方法包括下列步骤:

1)将所述的FPGA模块的信号1输入端口,信号2输入端口分别与待测的信号1、信号2源相连;

2)所述的FPGA模块对信号进行捕获:在信号1来临时,捕获信号1,启动FPGA开始计数时钟周期个数,同时,将信号1的上升沿和开始计数的那个时钟上升沿一起输出给第一路TDC7200模块通过SPI总线输入所述的单片机,得到第一个延时t1,同时发出开始计数信号命令,启动FPGA时钟计数;信号2来临时,捕获信号2,将信号2的上升沿和即将到来的时钟上升沿一起输出给第二路TDC7200模块通过SPI总线输入所述的单片机,得到第二个延时t2,同时所述的FPGA模块根据设置的延时tr折算成clock数m,经过该m个clock后发出停止计数信号的命令,并将从信号1开始计数信号到此停止计数信号之间的时钟周期T的总计数n输出给所述的单片机;

3)所述的单片机按下列公式计算信号1和信号2的时间间隔t间隔

t间隔=t1+nT-tr-t2。

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