[发明专利]基于FPGA的时延可设的时间间隔测量装置及测量方法

说明书

一种基于FPGA的时延可设的时间间隔测量装置及测量方法，装置包括FPGA模块，所述的FPGA模块具有信号1输入端口，信号2输入端口，所述的FPGA模块的输出端经第一路TDC7200模块、第二路TDC7200模块通过SPI总线和所述的单片机相连，所述的FPGA模块与所述的单片机通过串口通信的方式相连。本发明只要设置了延迟后的停止计数的时间落后于开始计数的时间，整个系统就可以正常工作。保证了只要设置合适的时延就能测这信号1和信号2两个信号的时间间隔，而不强求信号1必须要超前信号2。

技术领域

本发明涉及时间间隔,特别是一种基于FPGA的时延可设的时间间隔测量装置及测量方法。

背景技术

目前市场上测时间间隔的仪器很多在测量两时间间隔信号时，必须规定一个开始信号和停止信号，且开始信号要先于停止信号，但在测某些同步信号时延时因为两同步信号本身可能前后会有变化，不一定能确保某个信号在前，所以不能用这样的时间间隔测量仪器来测量时间间隔。

发明内容

本发明的目的在于提供一种基于FPGA的时延可设的时间间隔测量装置及测量方法，该装置只要设置了延迟后的停止计数的时间落后于开始计数的时间，整个系统就可以正常工作。保证了只要设置合适的时延就能测两个信号的时间间隔，而不强求信号1必须要超前信号2。

本发明的技术解决方案如下：

一种基于FPGA的时延可设的时间间隔测量装置，其特点在于包括FPGA模块，所述的FPGA模块具有信号1输入端口，信号2输入端口，所述的FPGA模块的输出给第一路TDC7200模块、第二路TDC7200模块、第一路和第二路TDC7200模块通过SPI总线和所述的单片机相连，所述的FPGA模块与所述的单片机通过串口通信的方式相连。

利用上述基于FPGA的时延可设的时间间隔测量装置测量时间间隔的方法，包括下列步骤：

1)将所述的FPGA模块的信号1输入端口，信号2输入端口分别与待测的信号1、信号2源相连；

2)所述的FPGA模块对信号进行捕获：在信号1来临时，捕获信号1，并发出开始计数信号，启动FPGA开始计数时钟周期个数(计clock个数)，同时，将信号1的上升沿和开始计数的那个时钟上升沿一起输出给第一路TDC7200模块通过SPI总线输入所述的单片机，得到第一个延时t1；信号2来临时，捕获信号2，将信号2的上升沿和即将到来的时钟上升沿一起输出给第二路TDC7200模块通过SPI总线输入所述的单片机，得到第二个延时t2；同时所述的FPGA模块根据设置的延时tr折算成clock数m，经过该m个clock后发出停止计数信号的命令，并将从信号1开始计数信号到此停止计数信号之间的时钟周期T的总计数n输出给所述的单片机；

3)所述的单片机按下列公式计算信号1和信号2的时间间隔t_间隔：

t_间隔＝t1+nT-tr-t2。

本发明的技术效果如下：

因为FPGA的程序是并行处理的，所以将信号1的上升沿和开始计数的那个时钟上升沿一起输出给第一路TDC7200，及将信号2的上升沿和接下去的那个时钟上升沿一起输出给第二路TDC7200是可以没有先后顺序的，只要停止计数的信号时间落后于开始计数的信号时间，整个系统就可以正常工作。保证了只要设置合适的时延就能测这两个信号的时间间隔，而不强求信号1必须要超前信号2.

附图说明

图1为基于FPGA的时延可设的时间间隔测量装置块框图

图2为基于FPGA的时延可设的时间间隔测量装置计算原理框图

具体实施方式

下面结合附图和实施例对本发明作进一步说明，但不应以此限制本发明的保护范围。