[发明专利]用于FPGA芯片的高速串并转换接口字同步方法和电路

权利要求书

1.一种用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，包括：

S1：利用串并转换模块将接收的串行数据信号转换为并行数据信号；

S2：比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；

S3：根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；

S4：获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。

2.根据权利要求1所述的用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，所述S1包括：

S11：预先设置并存储字同步字符；

S12：输入双沿串行数据信号并对所述双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

S13：对所述上升沿采样信号和所述下降沿采样信号同时进行串并转换，获得一组并行数据信号。

3.根据权利要求2所述的用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，所述S13包括：

S131：对所述上升沿采样信号和所述下降沿采样信号分别利用多个移位寄存器进行多次移位，获得多个移位数据信号；

S132：响应于选择信号，利用多个数据选择器对所述多个移位数据进行选择，获得多个选择数据信号；

S133：响应于更新信号，对所述多个选择数据信号进行采样更新并获取多个更新数据信号；

S134：响应于时钟转换信号，将所述多个更新数据信号作为一组并行数据信号传输至比较模块中。

4.根据权利要求3所述的用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，所述S2包括：

比较所述并行数据信号与预先设置的字同步字符是否相同，若是，则所述字同步控制信号一直为低电平；若否，则所述字同步控制信号拉高一个时钟周期。

5.根据权利要求4所述的用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，所述S3包括：

若所述并行数据信号与所述字同步字符一致，则将当前所述并行数据信号作为最终并行数据信号并输出；若所述并行数据信号与所述字同步字符不一致，则根据所述字同步控制信号产生选择信号和更新信号，并响应于所述选择信号和所述更新信号获取所述串行数据信号的另一组并行数据信号并重复步骤S2和S3。

6.根据权利要求5所述的用于FPGA芯片的高速串并转换接口字同步方法，其特征在于，所述S3还包括：

若所述并行数据信号与所述字同步字符不一致，则从比较模块向控制模块发送所述字同步控制信号，所述控制模块根据所述字同步控制信号产生选择信号和更新信号，控制当前所述并行数据信号右移至少一位，且将下一组并行数据的至少一位最低位移动至所述当前并行数据的至少一位最高位，形成第二并行数据信号并输出；比较所述第二并行数据信号与所述字同步字符是否一致，重复步骤S2和S3，直至获得的所述并行数据信号与所述字同步字符一致。

7.一种用于FPGA芯片的高速串并转换接口字同步电路，用于执行权利要求1至6中任一项所述的方法，其特征在于，所述电路包括采样模块(101)、串并转换模块(102)、比较模块(103)和控制模块(104)，其中，

所述采样模块(101)用于对接收的双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

所述串并转换模块(102)连接所述采样模块(101)和所述控制模块(104)，所述串并转换模块(102)用于对所述上升沿采样信号和所述下降沿采样信号进行串并转换以获得并行数据信号，并根据所述控制模块(104)产生的控制信号进行串并转换中的字同步过程；

所述比较模块(103)连接所述串并转换模块(102)，用于比较所述并行数据信号与预先设置的字同步字符是否一致，并根据比较结果产生字同步控制信号；

所述控制模块(104)用于根据所述字同步控制信号生成选择信号和更新信号，控制所述串并转换模块(102)以并行数据信号移位的方式最终输出与所述字同步字符一致的并行数据信号。