[发明专利]用于FPGA芯片的高速串并转换接口字同步方法和电路

说明书

本发明公开了一种用于FPGA芯片的高速串并转换接口字同步方法和电路，所述方法包括：利用串并转换模块将接收的串行数据信号转换为并行数据信号；比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。本发明的方法和电路能够在串并转换过程中对输出的并行数据进行校验和调整，将完成字同步后的并行数据输出下一级电路，避免输出错误的数据。

技术领域

本发明属于FPGA技术领域，具体涉及一种用于FPGA芯片的高速串并转换接口字同步方法和电路。

背景技术

数据通常以高数据速率在集成电路之间被串行传送。集成电路接收来自另一集成电路的串行数据信号。接收集成电路可以将串行数据信号中的串行数据转换成并行数据以允许数字逻辑以较低的速度进行操作。例如，接收集成电路可以将传入的串行数据信号转换成并行数据的连续字节或字同时，需要从较快的时钟域转换到较慢的字节时钟域。

在串行信号输入的数据处理中，接收端在接收到数据后需要做各种方式的字同步才能给后续电路使用，例如，接收端收到串行数据可能是以8bit为一个字节的连续数据，但是接收端并不清楚哪里是每个字节的开始和结束，接收端需要把接收到的数据做串并转换，把转换后的并行数据用作后级的输入数据，如果没有做字同步工作，串并转换电路可能会将错误的字节开头送给其他电路而产生错误的输入。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种用于FPGA芯片的高速串并转换接口字同步方法和电路。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个方面提供了一种用于FPGA芯片的高速串并转换接口字同步方法，包括：

S1：利用串并转换模块将接收的串行数据信号转换为并行数据信号；

S2：比较所述并行数据信号与预先设置的字同步字符，获得字同步控制信号；

S3：根据所述字同步控制信号在串并转换过程中重复进行字同步操作，直到所述并行数据信号与预先设置的字同步字符一致；

S4：获得所述串行数据信号的正确边界，并将完成字同步的并行数据信号输出。

在本发明的一个实施例中，所述S1包括：

S11：预先设置并存储字同步字符；

S12：输入双沿串行数据信号并对所述双沿串行数据信号进行上升沿采样和下降沿采样，获得上升沿采样信号和下降沿采样信号；

S13：对所述上升沿采样信号和所述下降沿采样信号同时进行串并转换，获得一组并行数据信号。

在本发明的一个实施例中，所述S13包括：

S131：对所述上升沿采样信号和所述下降沿采样信号分别利用多个移位寄存器进行多次移位，获得多个移位数据信号；

S132：响应于选择信号，利用多个数据选择器对所述多个移位数据进行选择，获得多个选择数据信号；

S133：响应于更新信号，对所述多个选择数据信号进行采样更新并获取多个更新数据信号；

S134：响应于时钟转换信号，将所述多个更新数据信号作为一组并行数据信号传输至比较模块中。

在本发明的一个实施例中，所述S2包括：

比较所述并行数据信号与预先设置的字同步字符是否相同，若是，则所述字同步控制信号一直为低电平；若否，则所述字同步控制信号拉高一个时钟周期。

在本发明的一个实施例中，所述S3包括：