[发明专利]可调NAND写入性能

说明书

本申请涉及可调NAND写入性能。本文描述了用于可调存储器设备写性能的设备和技术。可以在存储器设备处从存储器设备的控制器接收加速写入请求。所述存储器设备可以识别用于外部写入的目标块作为多级单元块打开。然后，所述存储器设备可以使用单级单元编码将所述加速写入请求的数据写入所述目标块。

技术领域

本公开的主题涉及用于可调存储器设备写入性能的设备和技术。

背景技术

存储器设备通常被提供作为计算机或其它电子设备中的内部半导体集成电路。有许多不同类型的存储器，包括易失性和非易失性存储器。

易失性存储器需要电源来维护其数据，并且包括随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。

非易失性存储器在未通电时可以保留存储的数据，并且包括快闪存储器、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、静态随机存取存储器(SRAM)、可擦除可编程只读存储器(EPROM)、电阻可变存储器，诸如相变随机存取存储器(PCRAM)、电阻式随机存取存储器(RRAM)或磁阻随机存取存储器(MRAM)等。

快闪存储器被用作广泛电子应用的非易失性存储器。快闪存储器设备通常包括一或多组单晶体管、浮栅或电荷俘获存储器单元，其实现了高存储密度、高可靠性和低功耗。

快闪存储器阵列架构的两种常见类型包括NAND和NOR架构，以逻辑形式命名，其中每种架构的基本存储器单元配置都以逻辑形式排列。存储器阵列的存储单元通常排列成矩阵。在一个示例中，阵列的行中的每个浮动栅存储器单元的栅极耦合到存取线(例如，字线)。在NOR架构中，阵列的列中的每个存储单元的漏极耦合到数据线(例如，位线)。在NAND架构中，阵列的串中的每个存储器单元的漏极在源极线和位线之间以源极到漏极串联耦合在一起。

NOR和NAND架构半导体存储器阵列均通过解码器来访问，所述解码器通过选择耦合到其栅极的字线来激活特定的存储器单元。在NOR架构半导体存储器阵列中，一旦被激活，所选择的存储器单元将它们的数据值放置到位线上，根据特定单元被编程的状态，使不同的电流流动。在NAND架构半导体存储器阵列中，高偏置电压被施加到漏极侧选择栅极(SGD)线。耦合到每组的未选择的存储器单元的栅极的字线以指定的导通电压(例如，Vpass)驱动，以将每组的未选择的存储器单元操作为导通晶体管(例如，以不受其存储的数据值限制的方式导通电流)。然后，电流通过每个串联耦合组从源极线流到位线，仅由每组的所选择的存储器单元限制，将所选择的存储器单元的当前编码数据值放置在位线上。

NOR或NAND架构半导体存储器阵列中的每个快闪存储器单元可以被单独或共同编程到一或多个编程状态。例如，单级单元(SLC)可以代表两个编程状态中的一个(例如1或0)，代表一位数据。

然而，快闪存储器单元也可以代表多于两个编程状态中的一个，允许制造更高密度的存储器而不增加存储器单元的数量，因为每个单元可以代表多于一个二进制数字(例如，多于一个比特)。这种单元可以被称为多态存储器单元、多位单元或多级单元(MLC)。在某些示例中，多级单元可以指每个单元可以存储两位数据的存储器单元(例如，四个编程状态中的一个)，三级单元(TLC)可以指每个单元可以存储三位数据的存储器单元(例如，八个编程状态中的一个)，四级单元(QLC)可以每个单元存储四位数据。多级单元在本文被用于其更广泛的上下文中，可以指每个单元可以存储多于一位数据的任何存储器单元(即，可以表示多于两个编程状态)。

传统的存储器阵列是布置在半导体衬底表面上的二维(2D)结构。为了增加给定区域的存储容量并且降低成本，单个存储单元的尺寸已经减小。然而，对于单个存储单元的尺寸减小，以及因此对于二维存储阵列的存储密度，存在技术限制。作为响应，正在开发三维(3D)存储器结构，诸如三维NAND架构半导体存储器设备，以进一步增加存储器密度和降低存储器成本。