[发明专利]一种抗高压高速度电平转换器

权利要求书

1.一种抗高压高速度电平转换器，其特征在于，包括第一反相器、第二反相器，所述第一反相器的输入端与输入逻辑电平信号相接，所述第一反相器的输出端和所述第二反相器的输入端均连接第一输入NMOS管的栅极，所述第二反相器的输出端连接第二输入NMOS管，所述第一反相器的接地端、第二反相器的接地端、第一输入NMOS管的源极和第二输入NMOS管的源极均接地，所述第一反相器的稳压电源端和第二反相器的稳压电源端相连并与第一参考电压相接，所述第一输入NMOS管的漏极连接第一抗高压PMOS管的漏极，所述第二输入NMOS管的漏极连接第二抗高压PMOS管的漏极，所述第一抗高压PMOS管的源极连接第一中间节点，所述第二抗高压PMOS管的源极连接第二中间节点，所述第一抗高压PMOS管与所述第二抗高压PMOS管的栅极互连于第三中间节点并与第二参考电压相接；还包括第一锁存PMOS管、第二锁存PMOS管、第三锁存NMOS管和第四锁存NMOS管，所述第一锁存PMOS管的漏极、所述第三锁存NMOS管的漏极、所述第二锁存PMOS管的栅极和所述第四锁存NMOS管的栅极相接于所述第一中间节点，所述第一锁存PMOS管的栅极、所述第三锁存NMOS管的栅极、所述第二锁存PMOS管的漏极和所述第四锁存NMOS管的漏极相接于所述第二中间节点B，所述第三锁存NMOS管和所述第四锁存NMOS管的源极互连于第三中间节点并与第二参考电压相接，所述第一锁存PMOS管和所述第二锁存PMOS管的源极直接与工作电压相连；还包括用于采集并锁存所述第一中间节点和所述第二中间节点下降沿的边沿D触发器， 所述边沿D触发器的输出端Q与或非门逻辑控制器NOR相连，所述或非门逻辑控制器的第一输入端与所述第二中间节点相接，第二输入端与所述边沿D触发器的输出端Q连接，输出端为输出逻辑电平信号。

2.根据权利要求1所述的抗高压高速度电平转换器，其特征在于，所述边沿D触发器的D端连接工作电压，时钟信号输入端通过第四反相器连接于所述第一中间节点，复位端通过第五反相器连接于所述第二中间节点；所述第四反相器的输入端接所述第一中间节点、输出端接所述边沿D触发器的时钟信号输入端；所述第五反相器的输入端接所述第二中间节点，所述第五反相器的输出端接所述边沿D触发器的复位端，所述第五反相器的接地端连接所述第二参考电压，其中，只有在所述边沿D触发器的时钟信号输入端的上升沿时刻，所述边沿D触发器的D端的逻辑状态才会传输到所述边沿D触发器的输出端；当所述边沿D触发器的复位端的电位为低电位时，所述边沿D触发器被复位，所述边沿D触发器的输出端的电位保持为低电位。