[发明专利]一种基于FPGA的超大规模数据hash运算加速卡

权利要求书

1.一种基于FPGA的超大规模数据hash运算加速卡，其特征在于，

包括PCIE接口、DMA模块、选择器模块、接收缓存模块、CRC_Hash计算模块、发送缓存模块；PCIE接口连接在DMA模块上，

接收缓存模块分别与CRC_Hash计算模块、选择器模块相连接；发送缓存模块分别与CRC_Hash计算模块、选择器模块相连接。

2.根据权利要求1所述的加速卡，其特征在于，

选择器模块分为接收通路选择器和发送通路选择器。

3.根据权利要求2所述的加速卡，其特征在于，

接收缓存模块分别与接收通路选择器模块的输出端、CRC_Hash计算模块的输入端相连接；

发送缓存模块分别与CRC_Hash计算模块的输出端、发送通路选择器模块的输入端相连接。

4.根据权利要求3所述的加速卡，其特征在于，

采用PCIE接口作为数据对外接口，并配备DMA模块自行获取数据。

5.根据权利要求4所述的加速卡，其特征在于，

通过PCIE加DMA获取数据，在FPGA内部通过选择器模块加接收缓存模块，形成兵乓操作。

6.根据权利要求5所述的加速卡，其特征在于，

接收缓存模块与发送缓存模块采用片上RAM组成，配备选择器，进行乒乓操作。

7.根据权利要求5或6所述的加速卡，其特征在于，

通过CRC_Hash模块计算Hash值；计算完成后，存入发送缓存模块，再次以兵乓操作返回计算值。

8.根据权利要求7所述的加速卡，其特征在于，

工作过程如下：

1)将超大数据切片，配置PCIE DMA，启动PCIE DMA获取数据；

2)将数据通过选择器，缓存至接收缓存1；

3)启动CRC_Hash计算模块1；

4)在启动计算的同时，再次搬运数据至接收缓存2，从而缓存1与2形成乒乓操作；

5)计算模块1将数据写入发送缓存1，计算模块2将数据写入发送缓存2；

6)任意发送缓存完成一笔数据的缓存，即启动DMA将数据搬移回CPU，完成一次计算；

7)重复分片计算，直至计算完所有数据分片。