[发明专利]集成电路及其形成方法

说明书

本案提供一种集成电路元件，包括多个金属栅极及多个多晶硅栅极，每个金属栅极具有金属电极及高介电常数介电质，每个多晶硅栅极具有多晶硅电极及习用(非高介电常数)介电质。多晶硅栅极已经为作为高压栅极操作进行了改进，此高压栅极包括厚介电层及大于1μm²的面积。具有这些改进的多晶硅栅极可在10V或更高的栅极电压下操作，并且可用于嵌入式记忆体元件中。

技术领域

本揭露是有关于一种集成电路(IC)及其形成方法。

背景技术

集成电路(integrated circuit；IC)制造工业在过去几十年已经经历了指数生长。随着IC发展，功能密度(即，单位晶片面积互连元件的数目)已经增加，同时特征尺寸已经减小。其他进展包括嵌入式记忆体技术及高介电常数金属栅极(high-K metal gate；HKMG)技术的引进。嵌入式记忆体技术为同一半导体晶片上具有逻辑元件的记忆体元件的整合。相比于针对不同类型元件使用单独的晶片，记忆体元件支持逻辑元件的操作并改进效能。高介电常数金属栅极(HKMG)技术为使用金属栅电极及高介电常数栅极介电层制造半导体元件。

发明内容

根据本揭露的一些实施例的一种集成电路(IC)，包括：多个金属栅极及多个多晶硅栅极。多个金属栅极，每个包括金属电极及高介电常数介电质；多个多晶硅栅极，每个包括多晶硅电极、通道区域、及从通道区域跨至多晶硅电极的一或多个介电质；其中多晶硅栅极的一或多个介电质中的每一者具有一介电常数，介电常数低于任意高介电常数介电质的介电常数；以及多晶硅栅极中的一或多者为一高压元件。

根据本揭露的一些实施例的一种集成电路(IC)，包括：半导体基板、记忆体元件、高介电常数金属栅极以及多晶硅栅极。半导体基板，包括记忆体区域及周边区域；记忆体元件形成于记忆体区域中；高介电常数金属栅极形成于周边区域中；以及多晶硅栅极形成于周边区域中；其中多晶硅栅极具有一面积，面积大于所述高介电常数金属栅极的一面积。

根据本揭露的一些实施例的一种集成电路(IC)的形成方法，包括以下步骤：提供半导体基板，半导体基板包括第一区域及第二区域；形成栅极氧化物层于第一区域中；形成多晶硅层于第一区域及第二区域上方，借此在栅极氧化物层上方形成多晶硅层；形成保护层于多晶硅层上方；掩蔽第一区域；在掩蔽第一区域的情况下，从第二区域选择性地去除保护层及多晶硅层；形成高介电常数介电层于第一区域及第二区域上方；形成虚设电极层于高介电常数介电层上方；图案化虚设电极层及高介电常数介电层以在第二区域中形成多个虚设栅极并从第一区域去除虚设电极层及高介电常数介电层；图案化保护层及多晶硅层以在第一区域中界定多个多晶硅栅极；邻近虚设栅极形成多个间隔物；填充邻近间隔物的一区域；平坦化第一区域及第二区域；从虚设栅极去除虚设电极层以形成多个空隙区域；在第一区域及第二区域上方沉积金属，借此金属填充空隙区域以形成多个高介电常数金属栅极；以及平坦化第一区域及第二区域以去除多余金属。

附图说明

当结合附图阅读时，根据以下详细描述可更好地理解本揭露的一实施例的态样。根据标准行业实务，特征并未按比例会制。此外，个别附图内不同特征的尺寸可相对于另一者任意地增加或减小，以便于说明或提供强调。

图1绘示根据本揭露的一些态样的集成电路(IC)的横截面视图；

图2至图52绘示根据本揭露的一些态样的IC经历根据本揭露的一些态样的制造制程的一系列横截面视图；

图53A及图53B呈现根据本揭露的一些态样的制造制程的流程图。

【符号说明】

1...IC元件

2...金属线

3...介电质

5...ILD1层

7...控制栅电极