[发明专利]半导体器件及其制造方法

说明书

本申请公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；体区，位于衬底的表面上；掺杂区，自体区表面延伸至体区中；栅叠层，位于体区的表面；以及导电通道，包括穿过体区并与衬底接触的沟槽以及填充在所述沟槽内的导电材料，导电通道与掺杂区分隔，其中，掺杂区与导电通道之间形成沟道，衬底与掺杂区通过导电通道和沟道导通。该半导体器件通过在沟槽中填充导电材料形成了导电通道，由于沟槽不再用于制作沟槽栅，降低了对沟槽的刻蚀质量要求，从而降低了刻蚀难度，并通过在体区表面形成的栅叠层代替了沟槽栅，因此使得器件的阈值电压更加稳定。

技术领域

本发明涉及半导体器件制造领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术

沟槽型VDMOS(vertical double-diffused metal oxide semiconductor fieldeffect transistor，垂直双扩散金属氧化物半导体场效应晶体管)通过在沟槽(Trench)侧壁生长栅介质层并填充导电材料而形成栅极。这种沟槽栅结构大大提高了功率器件平面面积的利用效率，使得单位面积可获得更大的器件单元沟道宽度和电流密度，从而使器件获得更大的电流导通能力。目前沟槽型VDMOS已广泛应用于电机调速、逆变器、电源、电子开关、音响、汽车电器等多种领域。

沟槽型VDMOS因含有U型沟槽结构，因此也被称为UMOS。图1示出了现有技术中UMOS器件的结构示意图。如图1所示，典型的UMOS器件包括衬底10、外延层11、体区12、U型沟槽、源区15、接触孔16以及沟道17。其中U型沟槽的侧壁形成有栅介质层13，U型沟槽内填充有作为栅极导体14的导电材料。

在传统的UMOS制造工艺中，由于刻蚀技术的限制，U型沟槽的外轮廓与侧壁粗糙度不易控制，而且在干法刻蚀形成U型沟槽后，还需要进行圆化刻蚀(Rounding Etch)、牺牲氧化、酸洗等一系列复杂工艺，更进一步增大了U型沟槽的外轮廓与侧壁粗糙度的控制难度。并且，由于栅介质层13生长于U型沟槽的侧壁上，受氧化气氛、侧壁粗糙度、晶向(原子密度)的影响，因此很难形成厚度均匀一致的高质量栅介质层13。

此外，由于UMOS器件的沟道17在体区12中纵向(体区12厚度方向)延伸，很容易受到体区12中纵向杂质浓度梯度的影响。因此，沟道17的掺杂浓度一致性较差，从而导致沟道电阻Rch与阈值电压Vt不稳定，进而导致器件的导通电阻难以控制，给工艺开发和器件制造增加了很大难度。

发明内容

有鉴于此，本发明提供一种半导体器件及其制造方法，该半导体器件具有较低的制造难度以及较高的一致性。

根据本发明的一方面，提供了一种半导体器件，包括：衬底；体区，位于所述衬底的表面上；掺杂区，自所述体区表面延伸至所述体区中；栅叠层，包括栅介质层和栅极导体层，所述栅介质层覆盖所述体区的表面，所述栅极导体层位于所述栅介质层上；以及导电通道，包括穿过所述体区并与所述衬底接触的沟槽以及填充在所述沟槽内的导电材料，所述导电通道与所述掺杂区分隔，其中，所述体区为第一掺杂类型，所述衬底、所述导电通道以及所述掺杂区为第二掺杂类型，所述第一掺杂类型与所述第二掺杂类型相反，所述栅极导体层接收控制电压，所述衬底与所述掺杂区之间通过所述导电通道、所述掺杂区与所述导电通道之间的沟道导通。

优选地，所述沟道靠近所述体区的表面。

优选地，所述栅极导体至少与所述掺杂区和所述导电通道之间的体区对应。

优选地，还包括：层间介质层，覆盖所述栅介质层与所述栅极导体层；第一导电插塞，穿过所述层间介质层和所述栅介质层，并分别与所述掺杂区和所述体区接触；第二导电插塞，穿过所述层间介质层并与所述栅极导体层接触；源电极，位于所述层间介质层表面，并与所述第一导电插塞接触；以及栅电极，位于所述层间介质层表面，并与所述第二导电插塞接触。

优选地，所述导电通道自所述体区表面延伸至所述衬底的表面或所述衬底中。