[发明专利]一种高速低功耗逐次逼近型模数转换器

权利要求书

1.一种高速低功耗逐次逼近型模数转换器，其特征在于，包括：

数模转换模块；

比较模块，由第一时钟模块控制，所述比较模块的输入端分别连接外部输入信号和所述数模转换模块的输出端；

逐次逼近逻辑模块，包含一个由若干动态逻辑单元组成的阵列，单个所述动态逻辑单元用于实现所述比较模块至数模转换模块的信号传递，且通过缩短信号传递的逻辑路径以缩短逻辑延时；

单个所述动态逻辑单元包括：

数据输入端，与所述比较模块的输出端相连接；

选通信号输入端，用于若干动态逻辑单元两两之间的连接，且第一个动态逻辑单元的所述选通信号输入端连接第二时钟信号；

数据输出端，与所述数模转换模块的输入端相连接；

锁定信号输出端，用于若干动态逻辑单元中与上一个动态逻辑单元的选通信号输入端相连接；

单个所述动态逻辑单元还包括若干晶体管、逻辑门、第一电位和第二电位，若干晶体管包括第一~第十四晶体管形成所述比较模块至数模转换模块的信号逻辑路径；所述第一晶体管的源端耦合到第一电位，其栅端耦合到选通信号输入端，其漏端耦合到第二晶体管的漏端；所述第二晶体管的栅端耦合到动态逻辑单元的数据输入端，其源端耦合到第三晶体管的漏端；所述第三晶体管的栅端耦合到选通信号输入端，其源端耦合到所述第二电位；第四晶体管的源端耦合到所述第一电位，其栅端耦合到第一晶体管和第二晶体管的漏端，其漏端耦合到第五晶体管的源端；所述第五晶体管的栅端耦合到锁定信号输出端，其漏端耦合到第六晶体管的源端；所述第六晶体管的栅端耦合到动态逻辑单元的数据输入端，其漏端耦合到第七晶体管的漏端和动态逻辑单元的数据输出端；所述第七晶体管的栅端耦合到第一晶体管和第二晶体管的漏端，其源端耦合到所述第二电位；所述第八晶体管的源端耦合到所述第一电位，其栅端耦合到选通信号输入端，其漏端耦合到第九晶体管的漏端；所述第九晶体管的栅端耦合到动态逻辑单元的数据输入端，其源端耦合到第十晶体管的漏端；所述第十晶体管的栅端耦合到所述动态逻辑单元的选通信号输入端，其源端耦合到所述第二电位；所述第十一晶体管的源端耦合到所述第一电位，其栅端耦合到第八晶体管和第九晶体管的漏端，其漏端耦合到第十二晶体管的源端；所述第十二晶体管的栅端耦合到锁定信号输出端，其漏端耦合到第十三晶体管的源端；所述第十三晶体管的栅端耦合到动态逻辑单元的数据输入端，其漏端耦合到第十四晶体管的漏端和动态逻辑单元的数据输出端；所述第十四晶体管的栅端耦合到第八晶体管和第九晶体管的漏端，其源端耦合到所述第二电位；所述逻辑门的输入端耦合到动态逻辑单元的数据输出端，逻辑门的输出端耦合到动态逻辑单元的锁定信号输出端。

2.如权利要求1所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述逐次逼近逻辑模块与第二时钟模块相连接；

当第二时钟模块为低电平时，所述逐次逼近逻辑模块处于复位状态，使得动态逻辑单元的数据输出端复位至低电平；

当第二时钟模块为高电平时，所述逐次逼近逻辑模块处于转换状态，第一时钟模块驱动比较模块对外部输入信号和数模转换模块的输出信号进行比较。

3.如权利要求1所述的一种高速低功耗逐次逼近型模数转换器，其特征在于：所述第一晶体管、第四晶体管、第五晶体管、第六晶体管、第八晶体管、第十一晶体管、第十二晶体管和第十三晶体管为p型MOS晶体管，所述第二晶体管、第三晶体管、第七晶体管、第九晶体管、第十晶体管和第十四晶体管为n型MOS晶体管，所述逻辑门为或门，所述第一电位为电源，所述第二电位为接地；

所述第一晶体管、第四晶体管、第五晶体管、第六晶体管、第八晶体管、第十一晶体管、第十二晶体管和第十三晶体管为n型MOS晶体管，所述第二晶体管、第三晶体管、第七晶体管、第九晶体管、第十晶体管和第十四晶体管为p型MOS晶体管，所述逻辑门为与门，所述第一电位为接地，所述第二电位为电源。