[实用新型]一种半周期电容比例可编程带隙基准电路

权利要求书

1.一种半周期电容比例可编程带隙基准电路，其特征在于该电路包括：启动电路、结电压生成电路、采样保持电路和时钟生成电路；

所述的启动电路有两个输入端和两个输出端，两个输入端都与外部相连，两个输出端分别与结电压生成电路的两个输入端相连；所述的结电压生成电路有四个输入端和两个输出端，其中两个输入端分别与启动电路的两个输出端相连，另外两个输入端与外部控制信号相连，两个输出端分别与采样保持电路的两个输入端相连；所述的采样保持电路有五个输入端和一个输出端，其中两个输入端与结电压生成电路的两个输出端相连，另外三个输入端与时钟生成电路的三个输出端相连，输出端作为可编程带隙基准电路的输出与外电路相连；所述的时钟生成电路有一个输入端和三个输出端，输入端与外部相连，三个输出端与采样保持电路的三个输入端相连。

2.根据权利要求1所述的一种半周期电容比例可编程带隙基准电路，其特征在于所述的结电压生成电路由第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4，第一NMOS管MN1、第二NMOS管MN2，第一晶体管Q1、第2晶体管Q2、第三晶体管Q3，第一电容C1和第二电容C2组成；其中，第一PMOS管MP1的源极、第二PMOS管MP2的源极、以及第一电容C1和第二电容C2的一端连在一起并与电源VDD相连；第三PMOS管MP3的源极与第一PMOS管MP1的漏极相连；第四PMOS管MP4的源极与第二PMOS管MP2的漏极相连；第一PMOS管MP1的栅极、第二PMOS管MP2的栅极以及第一电容C1的另一端连在一起，并与输入信号SV1相连；第三PMOS管MP3的栅极、第四PMOS管MP4的栅极以及第二电容C2的另一端连在一起，并与输入信号SV2相连；第三PMOS管MP3的漏极与第一晶体管Q1的发射极连在一起，并作为结电压生成电路的第一路输出端与输出信号Vbe1相连；第四PMOS管MP4的漏极、第一NMOS管MN1的漏极和第二NMOS管MN2的漏极连在一起，并作为结电压生成电路的第二路输出端与输出信号Vbe2相连；第一NMOS管MN1的栅极与外部控制信号P1相连；第二NMOS管MN2的栅极与外部控制信号P2相连；第一NMOS管MN1的源极与第二晶体管Q2的发射极相连；第二NMOS管MN2的源极与第三晶体管Q3的发射极相连；第一晶体管Q1的基极和集电极连在一起、第二晶体管Q2的基极和集电极连在一起、第三晶体管Q3的基极和集电极连在一起，并与地GND相连。

3.根据权利要求2所述的一种半周期电容比例可编程带隙基准电路，其特征在于所述的结电压生成电路具有可编程结构；第一晶体管Q1为发射结面积为5um×5um的PNP晶体管，第一晶体管Q1、第二晶体管Q2、第三晶体管Q3的发射结面积比为1:6:8；外部控制信号P1为高电平时，第三晶体管Q3接入电路；外部控制信号P2为高电平时，第二晶体管Q2接入电路；外部控制信号P1和P2都为高电平时，第二晶体管Q2和第三晶体管Q3都接入电路；通过这种编程结构，能够在线调整第二路输出信号Vbe2，改善带隙基准电路的性能。