[实用新型]一种CMOS组合逻辑电路

说明书

本实用新型提供了一种CMOS组合逻辑电路，用以在加法器电路设计时，替代工艺厂提供的标准单元库中的组合逻辑运算单元电路。该CMOS组合逻辑电路包括PMOS网络和NMOS网络，PMOS网络和NMOS网络各包含三个晶体管。通过较少的晶体管实现了逻辑运算功能，减少了面积，降低了功耗，同时缩短了路径，降低了传输延时。

技术领域

本实用新型涉及一种电路单元结构，特别涉及一种用以替代工艺厂提供的标准单元库中的组合逻辑运算单元电路的小型CMOS组合逻辑运算单元电路。

背景技术

设计大型高性能计算服务器中的核心芯片时，当前的设计流程中，从前端RTL(电阻晶体管逻辑电路)设计到后端的实现，都是基于工艺厂提供的标准单元库，这样设计虽然周期短，但可以用的资源有限(只有工艺厂提供的标准单元库)，缺少灵活性。当高性能计算服务器对功耗和速度很敏感时，采用这样的工具处理方式难以满足服务器的性能需求，因此设计人员需要一些低功耗、或者能够提速的逻辑单元来替代标准单元库中的组合逻辑运算单元电路，从而降低功耗并提高速度。

在高性能计算服务器的芯片设计中，通过分析RTL代码综合的电路网表结构，发现加法器结构中的关键路径上有一个逻辑运算，如图1所示，是RTL设计时32位加法器结构中关键路径中逻辑运算的逻辑电路结构，采用3个基本的逻辑门：与非门，非门，与门，总共包含了12个晶体管，输入信号A和B先进行逻辑与非，然后再与输入信号C的反相进行逻辑与的运算，实现的运算功能是这个结构的传输时间有两级逻辑门延时。如果能设计一个逻辑单元能够替代这个单元：不增加面积，同时又降低功耗和传输时间，提高加法器的速度，实现服务器的性能提高。这是非常有意义的。

实用新型内容

本实用新型提供一种电路单元结构，在实现运算功能的同时，面积更小、功耗更小、速度更快，实现了加法器的速度提高。

本实用新型提供了一种CMOS组合逻辑电路，包括PMOS网络和NMOS网络，所述PMOS网络中包括：

第一晶体管为PMOS管，所述第一晶体管的栅极G与第一输入信号连接，所述第一晶体管的源极S与电源电压连接，所述第一晶体管的漏极D与第二晶体管的漏极D、第三晶体管的源极S连接；

第二晶体管为PMOS管，所述第二晶体管的栅极G与第二输入信号连接，所述第二晶体管的源极S与电源电压连接，所述第二晶体管的漏极D与第一晶体管的漏极D、第三晶体管的源极S连接；

第三晶体管为PMOS管，所述第三晶体管的栅极G与第三输入信号连接，所述第三晶体管的源极S与第一晶体管的漏极D、第二晶体管的漏极D连接，所述第三晶体管的漏极D与第四晶体管的漏极D、第五晶体管的漏极D、输出信号连接；

所述NMOS网络中包括：

第四晶体管为NMOS管，所述第四晶体管的栅极G与第三输入信号连接，所述第四晶体管的漏极D与第三晶体管的漏极D、第五晶体管的漏极D、输出信号连接，所述第四晶体管的源极S与接地信号连接；

第五晶体管为NMOS管，所述第五晶体管的栅极G与第一输入信号连接，所述第五晶体管的漏极D与第三晶体管的漏极D、第四晶体管的漏极D、输出信号连接，所述第五晶体管的源极S与第六晶体管的漏极D连接；

第六晶体管为NMOS管，所述第六晶体管的栅极G与第二输入信号连接，所述第六晶体管的漏极D与第五晶体管的源极S连接，所述第六晶体管的源极S与接地信号连接。

所述电源电压为高电平电压，所述接地信号为低电平电压。