[实用新型]一种处理器芯片有效
申请号: | 201920944345.0 | 申请日: | 2019-06-21 |
公开(公告)号: | CN210109808U | 公开(公告)日: | 2020-02-21 |
发明(设计)人: | 不公告发明人 | 申请(专利权)人: | 珠海市一微半导体有限公司 |
主分类号: | G06F15/78 | 分类号: | G06F15/78 |
代理公司: | 暂无信息 | 代理人: | 暂无信息 |
地址: | 519000 广东省珠海*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 处理器 芯片 | ||
1.一种处理器芯片,包括具有数据处理能力的SOC芯片和非易失性存储芯片,其特征在于:所述非易失性存储芯片与所述SOC芯片连接,用于向所述SOC芯片提供数据存储空间,所述SOC芯片和所述非易失性存储芯片封装在同一个芯片中,形成单一芯片。
2.根据权利要求1所述的处理器芯片,其特征在于,所述SOC芯片包括CPU模块、芯片ID模块、加密生成模块、异或模块、数据重整模块和接口模块,其中:
所述CPU模块包括数据输入端、数据输出端和升级端口,所述升级端口用于接收外部输入的数据;所述数据输出端连接至所述加密生成模块,用于输出数据至所述加密生成模块;所述数据输入端连接所述异或模块,用于输入经过解密后的非易失性存储芯片中存储的数据;
所述加密生成模块分别与所述芯片ID模块和数据重整模块连接,用于接收所述芯片ID模块输出的ID码,并利用所述ID码对接收到的所述CPU模块输出的数据进行加密,然后输出至所述数据重整模块;
所述数据重整模块通过所述接口模块连接至所述非易失性存储芯片,用于将所述加密生成模块输出的加密后的数据进行重新排序后,输出至所述非易失性存储芯片进行存储;
所述数据重整模块还连接至所述异或模块,用于将所述非易失性存储芯片中的数据进行恢复排序后,输出至所述异或模块;
所述异或模块分别与所述加密生成模块和CPU模块连接,用于将所述ID码和所述数据重整模块输出的恢复排序后的数据进行异或运算后,输出解密后的数据至所述CPU模块。
3.根据权利要求1或2所述的处理器芯片,其特征在于,所述非易失性存储芯片采用4线SPI flash存储器。
4.根据权利要求3所述的处理器芯片,其特征在于,所述SPI flash存储器为两个,所述接口模块包含第一接口模块和第二接口模块,所述第一接口模块分别连接所述数据重整模块和一个所述SPI flash存储器,所述第二接口模块分别连接所述数据重整模块和另一个所述SPI flash存储器。
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