[实用新型]基于FPGA的核电站数字控制计算机系统核心处理单元

权利要求书

1.基于FPGA的核电站数字控制计算机系统核心处理单元，其特征在于：包括处理器板卡、映射缓存板卡、存储器板卡和优先读取控制器板卡，所述的处理器板卡与映射缓存板卡之间通过数据总线和地址总线连接，所述的映射缓存板卡与存储器板卡之间通过交互总线和存储总线连接，所述的存储器板卡与优先读取控制器板卡之间通过存储总线连接，所述的处理器板卡、映射缓存板卡和存储器板卡均采用非易失性FPGA和SRAM配合的构架构成，所述的优先读取控制板卡采用非易失性FPGA芯片构成。

2.根据权利要求1所述的基于FPGA的核电站数字控制计算机系统核心处理单元，其特征在于：所述的处理器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括指令解析模块、数据计算和存储模块、虚拟终端的控制和交互模块、掉电重启模块和初始化模块。

3.根据权利要求2所述的基于FPGA的核电站数字控制计算机系统核心处理单元，其特征在于：所述的指令解析模块包括：指令缓存模块、微指令解码模块、微指令计数器块、微指令地址存储模块、地址跳转模块、存储数据解码模块I、存储数据解码模块II、专用解码模块；

所述的数据计算和存储模块包括：数据计算和逻辑处理模块、程序计数器模块、寄存器文件存储模块、累加器模块、标志寄存器模块、写使能控制存储模块、控制存储模块；

所述的虚拟终端的控制和交互模块包括：终端交互模块、串行总线模块、字节掩码模块、缓存总线模块、文字数据驱动模块；

所述的缓存总线模块和指令缓存模块与缓存板卡总线连接，所述的缓存总线模块通过字节掩码模块与数据计算和逻辑处理模块连接，所述的数据计算和逻辑处理模块分别与累加器模块、标志寄存器模块、程序计数器模块和寄存器文件存储模块连接，所述的数据计算和逻辑处理模块还通过数据逻辑输出模块与缓存板卡总线连接，所述的累加器模块分别与终端交互模块和微指令解码模块连接，所述的终端交互模块也通过字节掩码模块与数据计算和逻辑处理模块连接；所述的微指令解码模块分别与控制存储模块和写使能控制存储模块连接，所述的微指令计数器模块与微指令地址存储模块连接，所述的微指令地址存储模块与地址跳转模块连接，所述的写使能控制存储模块还与缓存板卡总线连接，所述的存储数据解码模块I、存储数据解码模块II和专用解码模块均与文字数据驱动模块连接，所述的文字数据驱动模块与缓存板卡总线连接。

4.根据权利要求1所述的基于FPGA的核电站数字控制计算机系统核心处理单元，其特征在于：所述的映射缓存板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括内存映射模块、实时时钟产生模块、输入输出排序模块、存储器交互模块和程序指令存储模块。

5.根据权利要求4所述的基于FPGA的核电站数字控制计算机系统核心处理单元，其特征在于：所述的内存映射模块包括：物理地址驱动模块、映射数组模块、映射数组计数器模块、存储读写保护模块、映射状态模块、映射控制模块、虚拟地址计数模块、密钥逻辑模块、误地址存储模块、映射转换技术模块；

所述的输入输出排序模块包括：总线数据交互模块、输入输出数据交互模块、缓存标签模块、缓存数据模块、映射数据接收模块、存储错误校验模块；

所述的程序指令存储模块包括：读写控制初始化模块、读写控制模块；

所述的物理地址驱动模块分别与存储器交互模块、缓存标签模块、缓存数据模块和映射数据接收模块连接，所述的映射数组模块分别与存储器交互模块、缓存标签模块、缓存数据模块和映射数据接收模块连接，所述的存储器交互模块与内存总线和优先读取控制器板卡连接，所述的缓存数据模块分别与存储错误校验模块、总线数据交互模块、输入输出数据交互模块连接，所述的映射数据接收模块分别与存储错误校验模块、总线数据交互模块、输入输出数据交互模块连接，所述的实时时钟模块分别与存储读写保护模块、虚拟地址计数模块、映射控制模块、映射转换技术模块和读写控制模块连接。

6.根据权利要求1所述的基于FPGA的核电站数字控制计算机系统核心处理单元，其特征在于：所述的存储器板卡包括非易失性FPGA模块和SRAM模块，所述的非易失性FPGA模块包括SRAM读写模块和存储错误检查与纠错模块。