[实用新型]存储器

说明书

一种存储器，所述存储器包括：输入模块，用于接收至少包含访问地址、命令以及解码选择指令的地址/命令输入信号；存储阵列，包括多个存储块，每个存储块包括多个阵列排布的存储单元；控制模块，包括多个存储块本地控制单元，各存储块本地控制单元分别连接至各存储块，所述存储块本地控制单元包括：至少一个解码单元，所述解码单元用于对地址/命令输入信号进行冗余解码或正常解码，所述解码单元的输入端耦合至所述输入模块，所述解码单元的输出端耦合至所述存储单元；选择模块，所述选择模块的输入端耦合至所述输入模块、所述选择模块的输出端耦合至所述解码单元。上述存储器的寻址效率提高。

技术领域

本实用新型涉及存储器技术领域，尤其涉及一种存储器。

背景技术

DRAM存储器的设计，一般会在内部增加冗余单元，来修复制造过程中正常存储位置处有缺陷的行存储位置和列存储位置。

请参考图1，为本实用新型现有技术的DRAM存储器的正常和冗余存储的布局位置示意图。

其中，仅示出了字线(WL)和位线(BL)，其中，每隔1024条横向字线WLs设置16行冗余存储，对应16条冗余字线RedWLs，每隔512条纵向位线BL设置16列冗余存储，对应16条冗余位线RedBLs。

在存储器芯片测试阶段，需要对正常存储单元进行访问，以测试各正常存储单元是否有效，如果无效，则需要记录该无效存储单元的地址，并用冗余存储单元替代该无效存储单元进行数据存储。

因此，在芯片的测试阶段，需要分别对正常存储单元和冗余存储单元进行测试，由于正常存储单元的地址和冗余存储单元的地址分别采用不同的解码方式，现有技术中，通常会分别对正常存储单元和冗余存储单元通过不同的路径及时序控制，单独进行测试以访问对应的地址，在测试过程中，需要在两种测试之间频繁进行切换操作，增加测试时间；并且，由于测试路径及时序的不同，也会容易引入人为测试误差，导致测试准确性下降。

因此，现有技术中，对存储器的寻址测试效率有待进一步的提高。

实用新型内容

本实用新型所要解决的技术问题是，提供一种存储器，提高对所述存储器的测试效率。

为了解决上述问题，本实用新型提供了一种存储器，包括：输入模块，用于接收至少包含访问地址、命令以及解码选择指令的地址/命令输入信号，所述访问地址包括块地址、行地址以及列地址；存储阵列，包括多个存储块，每个存储块包括多个阵列排布的存储单元；控制模块，包括多个存储块本地控制单元，各存储块本地控制单元分别连接至各存储块，用于对具有对应的块地址的地址/命令输入信号进行解码，以选定与所述访问地址对应的存储单元，所述存储块本地控制单元包括：至少一个解码单元，所述解码单元用于对地址/命令输入信号进行冗余解码或正常解码，所述解码单元的输入端耦合至所述输入模块，所述解码单元的输出端耦合至所述存储单元；选择模块，所述选择模块的输入端耦合至所述输入模块、所述选择模块的输出端耦合至所述解码单元，用于根据所述地址/命令输入信号中的解码选择指令，向所述解码单元输出第一使能信号，以控制所述解码单元对所述地址/命令输入信号进行与所述解码选择指令对应的冗余解码或正常解码。

可选的，所述解码单元包括冗余预解码单元、正常预解码单元以及二级解码单元；所述选择模块的输出端耦合至所述冗余预解码单元的使能端和所述正常预解码单元的使能端；所述冗余预解码单元、正常预解码单元的输出端均耦合至所述二级解码单元的输入端。

可选的，所述存储块本地控制单元还包括地址比较单元，所述地址比较单元输入端耦合至所述输入模块，所述地址比较单元的输出端耦合至所述解码单元，所述地址比较单元用于存储缺陷地址信息，并且将所述地址/命令输入信号内的访问地址与所述缺陷地址信息进行比较，并根据比较结果，输出第二使能信号，用于控制所述解码单元对所述地址/命令输入信号进行冗余解码或正常解码。