[实用新型]用于晶圆键合的电学测试结构

说明书

本实用新型提供一种用于晶圆键合的电学测试结构，所述晶圆包括正面相对彼此键合的第一晶圆和第二晶圆；所述电学测试结构包括位于第一晶圆正面的第一测试焊盘，以及位于第一晶圆背面的表面焊盘，所述第一测试焊盘与表面焊盘电学连通。本实用新型通过在第一晶圆正面设置第一测试焊盘，在第一晶圆背面设置表面焊盘，第一测试焊盘与表面焊盘电学连通，既能保证晶圆正面表面平整，便于键合时晶圆之间的紧密贴合，又能方便地通过位于晶圆背面的表面焊盘进行电学测试，监控晶圆状态下的电学水平，提高产品良率和性能。

技术领域

本实用新型涉及一种用于晶圆键合的电学测试结构。

背景技术

随着半导体技术的不断发展，3D-IC（三维集成电路）技术得到了广泛的应用，其是利用晶圆级封装技术将不同的晶圆堆叠键合在一起，该技术具有高性能、低成本且高集成度的优点。

3D堆叠技术正成为高端应用和成像应用的新标准，例如3维堆栈式CMOS图像传感器（3D-Stack CIS）被开发出来，以支持对更高质量影像的需求。具体而言，3D-Stack CIS可以对逻辑晶圆以及像素晶圆分别进行制作，进而将所述逻辑晶圆的正面以及所述像素晶圆的正面键合，由于像素部分和逻辑电路部分相互独立，因此可针对高画质的需求对像素部分进行优化，针对高性能的需求对逻辑电路部分进行优化。

由于技术限制，为保证键合界面的平整，以便在键合时晶圆之间能够紧密贴合，导致晶圆在制程完成后且键合前无法进行电学特性测试，因为现有的电学特性测试技术会破坏晶圆表面平整性，因此只能在制程进行到一半的时候进行电学特性测试，然后再继续后续的制程，以使得制程完成后的晶圆表面保持平整。然而，这种发生在制程过程中的电学特性测试会对生产效率造成影响，并且需要较高的设备洁净度以保证生产良率，因此，通常的集成电路制造厂商（FAB）都没有足够的产能、设备来支持大量的此类测试，一般只能不测或者抽测。这会导致无法监控晶圆状态下的电学水平，导致无法及时知道是否发生工艺偏移，以及在出现良率问题后，无法分析良率和电学特性的关联。

实用新型内容

本实用新型的目的在于提供一种用于晶圆键合的电学测试结构，既能保证晶圆表面平整，便于键合时晶圆之间的紧密贴合，又能方便地对晶圆进行电学测试，监控晶圆状态下的电学水平，提高产品良率和性能。

基于以上考虑，本实用新型提供一种用于晶圆键合的电学测试结构，所述晶圆包括正面相对彼此键合的第一晶圆和第二晶圆；所述电学测试结构包括位于第一晶圆正面的第一测试焊盘，以及位于第一晶圆背面的表面焊盘，所述第一测试焊盘与表面焊盘电学连通。

优选的，所述第一测试焊盘为堆叠焊盘。

优选的，所述第一测试焊盘通过硅通孔与表面焊盘电学连通。

优选的，所述的用于晶圆键合的电学测试结构，进一步包括位于第二晶圆正面的第二测试焊盘，所述第二测试焊盘与第一测试焊盘电学连通。

优选的，所述第二测试焊盘通过接触孔与第一测试焊盘电学连通。

本实用新型的用于晶圆键合的电学测试结构，通过在第一晶圆正面设置第一测试焊盘，在第一晶圆背面设置表面焊盘，第一测试焊盘与表面焊盘电学连通，既能保证晶圆正面表面平整，便于键合时晶圆之间的紧密贴合，又能方便地通过位于晶圆背面的表面焊盘进行电学测试，监控晶圆状态下的电学水平，提高产品良率和性能。

附图说明

通过参照附图阅读以下所作的对非限制性实施例的详细描述，本实用新型的其它特征、目的和优点将会变得更明显。

图1-图4为根据本实用新型一个优选实施例的用于晶圆键合的电学测试结构形成方法的过程示意图；

图5-图8为根据本实用新型另一优选实施例的用于晶圆键合的电学测试结构形成方法的过程示意图。