[实用新型]一种基于延迟单元的低成本倍频发生器

说明书

本实用新型涉及时钟电路技术领域，具体为一种基于延迟单元的低成本倍频发生器，包括第一延迟单元、第一反相器、第一与门、第二反相器、第二延迟单元、第三反相器、第二与门和或门；本实用新型利用两个延迟单元、三个反相器、两个与门和一个或门，就能够实现对输入信号的倍频，输出倍频时钟，且输出信号具有低延迟的优点；本实用新型所述的倍频发生器与传统的锁相环倍频电路相比，电路结构简单、成本低，并且电路对输入信号的频率无特别要求，具有明显的优势，能够广泛应用于低端低成本电子产品中。

技术领域

本实用新型涉及时钟电路技术领域，具体为一种基于延迟单元的低成本倍频发生器。

背景技术

目前常规的时钟倍频一般利用PLL锁相环产生，锁相环属于模拟电路技术，存在设计成本高、占用面积大的缺点，且对输入频率的频率范围有要求，而目前市场竞争日益激烈，在很多低端电子产品的应用场合，要求电子产品做到低成本才能有竞争优势，这就使得在低成本的电路设计中，利用锁相环产生倍频时钟会导致芯片成本增加，进而使得芯片缺乏市场竞争力。

实用新型内容

针对现有技术中的问题，本实用新型提供一种利用延迟单元设计的低成本倍频发生器。

为实现以上技术目的，本实用新型的技术方案是：

一种基于延迟单元的低成本倍频发生器，包括第一延迟单元、第一反相器、第一与门、第二反相器、第二延迟单元、第三反相器、第二与门和或门；

所述第一延迟单元的输入端分别与第一与门的第二输入端、第二反相器的输入端相连，第一延迟单元的输出端与第一反相器的输入端相连；

所述第一反相器的输出端与第一与门的第一输入端相连；

所述第一与门的输出端与或门的第一输入端相连；

所述第二反相器的输出端分别与第二延迟单元的输入端、第二与门的第二输入端相连；

所述第二延迟单元的输出端与第三反相器的输入端相连；

所述第三反相器的输出端与第二与门的第一输入端相连；

所述第二与门的输出端与或门的第二输入端相连；

所述第一延迟单元的输入端作为倍频发生器的信号输入端，所述或门的输出端作为倍频发生器的信号输出端；

所述第一延迟单元的延迟时间小于倍频发生器输入信号的高电平时间；

所述第二延迟单元的延迟时间小于倍频发生器输入信号的低电平时间。

作为优选，所述第一延迟单元包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，第一PMOS管的栅极与第一NMOS管的栅极连接作为第一延迟单元的输入端，所述第一PMOS管的漏极分别与第一NMOS管的漏极、第二PMOS管的栅极、第二NMOS管的栅极和第三NMOS管的栅极连接，第二PMOS管的漏极分别与第二NMOS管的漏极和第四NMOS管的栅极连接且作为第一延迟单元的输出端，所述第一PMOS管的源极和第二PMOS管的源极均接电源正极，所述第一NMOS管的源极、第二NMOS管的源极、第三NMOS管的源极和漏极、第四NMOS管的源极和漏极均接地。

作为优选，所述第二延迟单元与第一延迟单元电路结构相同。

从以上描述可以看出，本实用新型具备以下优点：

本实用新型利用两个延迟单元、三个反相器、两个与门和一个或门，就能够实现对输入信号的倍频，输出倍频时钟，且输出信号具有低延迟的优点；本实用新型所述的倍频发生器与传统的锁相环倍频电路相比，电路结构简单、成本低，并且电路对输入信号的频率无特别要求，具有明显的优势，能够广泛应用于低端低成本电子产品中。

附图说明