[实用新型]集成电路封装体

说明书

本申请实施例是关于集成电路封装体。根据本申请一实施例的集成电路封装体包括芯片、围绕芯片的多个引脚、引线及封装壳体。该引线经配置以将芯片连接至引脚。该封装壳体包覆芯片、引脚和引线。封装壳体的底面与芯片的底面及多个引脚的底面实质上在同一平面上。本申请实施例提供的集成电路封装体及其制造方法可以简单的制程和工艺获得厚度更小的集成电路封装体。

技术领域

本申请实施例涉及半导体封装领域，特别是涉及集成电路封装体及其制造方法。

背景技术

因应电子产品小型化的趋势，集成电路封装体的尺寸也变的越来越小。例如，随着5G技术的飞速发展，需要厚度减薄的集成电路封装体来满足市场需要。而集成电路封装体的尺寸越小，对生产工艺的要求也越高。每一次产品尺寸的减小都需要解决相当多的技术问题。另一方面，不适当的生产工艺虽然可能实现集成电路封装体的小型化，但可能造成生产成本增加和/或质量下降等多方面的问题。

因此，对于如何获得厚度更小的集成电路封装体，是业内持续关注的技术问题。

实用新型内容

本申请实施例的目的之一在于提供集成电路封装体及其制造方法，其可以简单的制程和工艺获得厚度更小的集成电路封装体。

本申请的一实施例提供了一集成电路封装体，其包括芯片、围绕该芯片的多个引脚、引线及封装壳体。该引线经配置以将芯片连接至引脚。该封装壳体包覆芯片、引脚和引线。封装壳体的底面与芯片的底面及多个引脚的底面实质上在同一平面上。

在本申请的另一实施例中，该芯片的底面与多个引脚的底面中的至少一者上进一步设置金属层。在本申请的又一实施例中，设置于引脚的底面上的金属层的材料选自锡、铜、银、金或钛。在本申请的另一实施例中，芯片的厚度为约50微米至约100微米。

本申请的另一实施例提供了一集成电路封装体的制造方法，其包括：提供导线框架，该导线框架具有第一表面和与第一表面相对的第二表面。该导线框架包括自第一表面凹陷的至少一容纳槽及围绕容纳槽的多个引脚。该制造方法还包括：将芯片设置于容纳槽内，芯片具有顶面和与该顶面相对的底面；及研磨导线框架的第二表面以减少导线框架的厚度。

在本申请的另一实施例中，研磨导线框架的第二表面直到容纳槽的内表面被研磨以暴露出芯片的底面。在本申请的又一实施例中，研磨导线框架的第二表面和芯片的底面以减少导线框架和芯片的厚度。在本申请的另一实施例中，研磨后的芯片的厚度为50微米至100微米。在本申请的又一实施例中，其进一步包括在芯片的底面与研磨后的导线框架的第二表面中的至少一者上设置金属层。在本申请的另一实施例中，该金属层的材料选自锡、铜、银、金或钛。

本申请实施例提供的集成电路封装体及其制造方法可以获得厚度更小的集成电路封装体，以满足电子产品小型化的需要。此外，本申请实施例提供的集成电路封装体及其制造方法还具有制造工艺简单及生产效率高等优点。

附图说明

图1是根据本申请实施例一实施例的集成电路封装体的纵向剖面示意图

图2a-2f是根据本申请一实施例制造集成电路封装体的方法的相应步骤所得产品的示意图

具体实施方式

为更好的理解本申请实施例的精神，以下结合本申请的部分优选实施例对其作进一步说明。

本申请的实施例将会被详细的描示在下文中。在本申请说明书全文中，将相同或相似的组件以及具有相同或相似的功能的组件通过类似附图标记来表示。在此所描述的有关附图的实施例为说明性质的、图解性质的且用于提供对本申请的基本理解。本申请的实施例不应该被解释为对本申请的限制。